Device Physics for Metal ALD · W1 — 전자는 어디에 있고, 얼마나 있고, 얼마나 잘 움직이는가

W1은 소자 이야기를 하지 않는다. 대신 이후 11주 동안 계속 쓰게 될 세 개의 축을 세운다. 전자가 어떤 에너지에 존재할 수 있는지(밴드), 그중 실제로 몇 개가 채워져 있는지(페르미 준위와 캐리어 농도), 그 전자가 얼마나 방해받지 않고 움직이는지(산란과 저항)이다. MOS 커패시터도, 3D NAND 워드라인 저항도 전부 이 세 축의 조합으로 설명된다.

01고립된 원자에서 결정의 밴드로

수소 원자 하나에서 전자는 1s, 2s, 2p 같은 이산적인(discrete) 에너지 준위만 가질 수 있다. 중간 값은 존재하지 않는다. 이제 같은 원자를 두 개 가까이 붙이면, 파울리 배타 원리에 의해 두 원자의 동일한 준위가 같은 에너지를 가질 수 없게 되어 위·아래로 살짝 갈라진다. 원자 N개를 결정 격자로 묶으면 하나의 준위가 N개로 갈라진다.¹

실리콘 웨이퍼 1 cm³에는 원자가 약 5×10²² 개 있다. 준위가 10²² 개로 갈라지면 인접한 준위 간격은 사실상 측정 불가능할 만큼 좁아진다. 이 연속적인 에너지 덩어리가 에너지 밴드(energy band)다.

중요한 것은 갈라진 준위들이 모든 에너지를 채우지는 않는다는 점이다. 실리콘의 경우 3s와 3p 오비탈이 sp³ 혼성을 이루고, 이것이 결합(bonding)·반결합(antibonding) 상태로 갈라지면서 두 개의 밴드 사이에 전자 상태가 아예 존재하지 않는 구간이 남는다. 이것이 밴드갭(band gap, E_g)이다. 아래는 원자 간 거리가 줄어들 때 준위가 밴드로 벌어지는 과정이다.

02금속 · 반도체 · 절연체는 무엇이 다른가

세 물질의 차이는 밴드의 존재 여부가 아니라 전자가 밴드를 어떻게 채웠는가이다.

* Al₂O₃의 밴드갭은 같은 물질명이라도 값이 하나로 정해지지 않는다. 결정질 α-Al₂O₃ 기준의 표준 표값은 ~8.8 eV인 반면,⁴ ALD로 증착한 비정질 막을 내부광방출(IPE)로 측정하면 그보다 훨씬 작은 값이 나온다.⁹ 증착 방식·화학량론·결정성·후속 열처리가 모두 밴드갭을 바꾸기 때문이다. 즉 "재료 상수"가 아니라 공정 결과물의 특성값이며, 인용할 때는 어떤 막을 어떻게 측정한 값인지를 함께 적어야 한다.

03페르미 준위 — 가장 많이 오해받는 개념

페르미 준위 E_F는 전자가 존재하는 에너지가 아니다. 전자가 특정 에너지 상태를 점유할 확률을 나타내는 페르미–디랙 분포에서, 점유 확률이 정확히 1/2이 되는 기준선이다. 그래서 반도체에서는 E_F가 밴드갭 한가운데, 즉 전자가 하나도 존재할 수 없는 곳에 놓이는 일이 자연스럽게 일어난다.

f(E)를 먼저 정확히 읽는 법

f(E)는 확률이다. 무엇의 확률인가 하면, 에너지가 E인 자리 하나를 들여다봤을 때 거기에 전자가 앉아 있을 확률이다. 자리는 차 있거나 비어 있거나 둘 중 하나이며, 전자가 반 개 앉는 일은 없다. f = 0.3이라는 말은 그런 자리가 100개면 약 30개가 차 있다(또는 한 자리를 오래 지켜보면 30%의 시간 동안 차 있다)는 뜻이다.

상온(300 K, kT = 25.9 meV)에서 실제 숫자를 넣어보면 다음과 같다.

두 가지가 눈에 들어와야 한다. 높은 자리는 거의 비어 있고 낮은 자리는 거의 차 있으며, 딱 중간이 E_F라는 것. 그리고 위아래가 정확히 대칭이라는 것이다 — +50 meV에서 0.13이면 −50 meV에서 0.87(= 1 − 0.13)이고, ±100 meV에서도 0.02 ↔ 0.98이다. 이 대칭의 중심이 E_F다.

왜 하필 E_F에서 반반인가

페르미–디랙 식에 E = E_F를 대입하면 1/2이 나오는 것은 산수의 결과일 뿐이다. 1/2이라는 숫자 자체에는 물리가 없다. 물리는 “왜 하필 E_F가 기준점 자리에 앉아 있는가”에 있다.

답은 E_F의 정의에 있다. E_F는 이 물질에 전자를 하나 더 집어넣는 데 드는 에너지 비용이다. “전자가 존재하는 에너지”가 아니라 “전자 하나를 추가하는 비용”이다.

이제 에너지 E인 자리 하나가 주변의 전자 무리와 전자를 주고받는다고 하자.

• 전자를 넣으려면 — 자리의 에너지 E만큼 치르고, 전자 무리에서 하나 빼왔으니 E_F만큼 돌려받는다. 순비용 = E − E_F
• 전자를 빼려면 — 정확히 반대다. 순비용 = E_F − E

여기에 E = E_F를 넣어보자. 넣는 비용도 0, 빼는 비용도 0이다. 넣어도 손해가 없고 빼도 손해가 없다. 그러면 계가 어느 쪽을 선호할 이유가 하나도 없다. 차 있는 것과 비어 있는 것이 완전히 동등하다.

나머지도 자동으로 따라온다. E > E_F이면 넣는 비용이 양수(손해)이므로 그 자리는 대체로 비어 있고, E < E_F이면 빼는 비용이 양수이므로 대체로 차 있다. E_F는 이득도 손해도 아닌 손익분기점이다.

반대로 생각하면 더 분명해진다. 어떤 자리에 전자를 넣는 것이 이득이라면 전자가 계속 밀려들어와 그 자리는 꽉 찰 것이고(f → 1), 빼는 것이 이득이라면 계속 빠져나가 텅 빌 것이다(f → 0). 이득도 손해도 없어야만 어느 쪽으로도 쏠리지 않고 반반에서 멈춘다. 그 조건이 바로 E = E_F다.

자주 하는 오해 세 가지

수학적 유도 — 화학 퍼텐셜로서의 E_F, 대칭 관계 f(E_F+Δ) = 1 − f(E_F−Δ)의 증명, 상태 밀도와의 적분, 도너 준위에서 1/2이 아니라 2/3이 되는 이유 — 는 Supplementary S1에 정리했다.

실무에서 반드시 기억할 두 가지

1. 열평형 상태에서 서로 접촉한 물질들의 E_F는 하나로 같아진다. 전압을 걸지 않았다면 Mo 워드라인, 게이트 산화막, Si 채널을 관통해 E_F는 수평 직선이다. 물질마다 진공 준위 기준 에너지가 다른데도 E_F가 평평해지려면 밴드가 휘어야 한다. 이것이 밴드 벤딩(band bending)이고, 접합·MOS·컨택 물리가 전부 여기서 출발한다.
2. E_F의 위치가 곧 캐리어 농도다. E_F가 E_C에 가까울수록 전자가 많고, E_V에 가까울수록 정공이 많다. 도핑이란 결국 E_F를 위아래로 옮기는 작업이다.

04도핑 — 페르미 준위를 옮기는 일

진성(intrinsic) 실리콘은 300 K에서 전자와 정공 농도가 같고, 그 값이 진성 캐리어 농도 n_i다. 여기에 5족 원소(P, As)를 넣으면 여분의 전자가 하나 남아 E_C 바로 아래(수십 meV)에 도너 준위를 만든다. 상온의 열에너지(25.9 meV)로 충분히 이온화되므로 사실상 도핑 농도만큼의 자유 전자가 생긴다. 3족(B)은 반대로 E_V 바로 위에 억셉터 준위를 만들고 정공을 공급한다.

열평형에서는 전자와 정공 농도의 곱이 도핑과 무관하게 일정하다(n·p = n_i², 질량작용의 법칙). n형에서 전자를 늘리면 정공은 그만큼 줄어든다. 이 관계는 W2의 pn 접합에서 곧바로 쓰인다.

왜 하필 10¹⁰인가 — 자리의 수 × 채워질 확률

진성 캐리어 농도는 두 항의 곱으로 이해하는 것이 정확하다.

자리가 부족한 것이 아니다. 10¹⁹ 스케일의 자리가 준비되어 있는데 채워질 확률이 10⁻¹⁰이라서 결과가 10¹⁰ 언저리로 내려앉는 것이다.

이 농도가 얼마나 희박한지 감을 잡아 두자. Si 원자 밀도가 5×10²² cm⁻³이므로, 원자 약 7조(7×10¹²)개당 자유전자 1개인 셈이다. 금속(~10²² cm⁻³)과는 10¹² 배 차이다. 진성 실리콘은 사실상 부도체다. 실리콘이 반도체로 쓰이는 이유는 진성 상태 때문이 아니라 도핑으로 캐리어를 넣고 뺄 수 있기 때문이다.

지수의 폭력성 — 온도가 10 K 오르면 2배가 된다

n_i가 지수함수 안에 들어 있다는 사실이 실무에서 계속 문제가 된다. 입력이 조금만 흔들려도 출력이 폭주하기 때문이다.

밴드갭이 조금만 달라져도 마찬가지다. E_g를 1.12 → 1.11 eV로 10 meV만 바꿔도 n_i가 1.21배로 변한다. 스트레인 엔지니어링이 밴드갭을 수십 meV 단위로 움직인다는 점을 생각하면 무시할 수 없다.

05진공 준위, 일함수, 전자친화도

지금까지의 밴드 다이어그램은 물질 하나만 그린 것이다. 서로 다른 물질을 붙이려면 공통 기준선이 필요하다. 그 기준이 진공 준위(vacuum level, E_vac)다. 물질 밖으로 완전히 빠져나와 정지해 있는 전자의 에너지다.

• 일함수 Φ = E_vac − E_F. 페르미 준위에 있는 전자를 물질 밖으로 꺼내는 데 필요한 최소 에너지. 금속을 특징짓는 값이다.
• 전자친화도 χ = E_vac − E_C. 전도대 바닥의 전자를 꺼내는 에너지. 반도체·절연체를 특징짓는 값이며, 도핑과 무관한 재료 고유값이다(Si: 4.05 eV).
• 반도체의 일함수는 χ + (E_C − E_F)이므로 도핑에 따라 변한다. "Si의 일함수"라는 표현이 단독으로는 성립하지 않는 이유다.

값을 단일 숫자로 외우지 말 것. 일함수는 벌크가 아니라 표면의 성질이라서 결정면(예: W(110) vs W(100)), 표면 재구성, 흡착종, 산화막에 따라 0.5 eV 이상 달라진다.³

06실효 일함수(EWF) — 공정 엔지니어가 실제로 다루는 값

Logic 게이트 스택에서 문턱전압을 맞추려고 “일함수 4.4 eV인 금속”을 골라도 실제 소자에서 그 값이 그대로 나오지 않는다. 게이트 금속은 진공이 아니라 high-k 유전체와 맞닿아 있고, 그 계면에서 두 가지 일이 벌어지기 때문이다.

계면 쌍극자 — 기준선이 점프한다

두 물질의 계면에 아주 얇은 전하 이중층(+ / −)이 생기면, 전자가 그 층을 통과할 때 전위가 계단처럼 점프한다. 그 결과 모든 밴드 다이어그램의 기준선인 진공 준위가 계면에서 불연속이 된다.

핵심은 이것이다 — 쌍극자는 금속의 일함수를 바꾸지 않는다. 기준선을 옮겨서 일함수가 달라 보이게 만든다.

쌍극자는 왜 생기나 — 그리고 어떻게 이용하나

(a) 산소 면밀도 차이 — high-k 스택에서 가장 지배적인 경로다. HfO₂와 SiO₂는 단위 면적당 산소 원자 수가 다르다. 계면에서 산소가 밀도 높은 쪽에서 낮은 쪽으로 이동하면, 넘어간 산소는 O²⁻(음전하)가 되고 떠난 자리에는 산소 공공 V_O(양전하)가 남는다. 이 전하 분리가 곧 쌍극자다. 쌍극자의 방향과 크기가 산소 면밀도 차이의 부호로 예측된다는 것이 이 모델의 핵심이며, 여러 high-k/SiO₂ 조합의 V_FB 시프트를 잘 설명한다.⁴

(b) 전하 이동 — 금속과 유전체의 전기음성도 차이로 계면에서 전하가 이동하며 쌍극자를 만든다.

(c) 캡핑층 — 쌍극자를 의도적으로 심는다. 이것이 산업에서 실제로 쓰는 V_T 튜닝 수단이다.

여기서 중요한 사실 하나가 드러난다. 업계는 “금속을 바꿔서 V_T를 맞춘다”를 사실상 포기하고, “계면에 쌍극자를 심어서 맞춘다”로 전환했다. 왜 포기했는지가 다음 항목이다.

페르미 준위 고정 — 금속을 바꿔도 안 따라온다

금속 일함수를 바꿔도 장벽 높이나 EWF가 그만큼 따라 움직이지 않는 현상이다. 얼마나 안 따라오는지를 재는 것이 pinning factor S다.

원인은 계면 밴드갭 안에 생긴 전자 상태다. 이 상태들이 전하 저수지 역할을 해서, E_F가 특정 에너지(CNL, 전하 중성 준위)에서 벗어나려 하면 전하가 쌓여 되밀어 버린다. 금속 일함수가 민 만큼을 계면 전하가 되미는 것이다.

MIGS란 무엇인가 — 금속을 붙였다는 사실 자체가 만드는 상태

세 원인 중 MIGS(metal-induced gap states, 금속 유도 갭 상태)가 가장 근본적이고, 그래서 없앨 수 없다. 이름은 어렵지만 물리는 양자역학의 기본에서 나온다.

금속 안에서 전자의 파동함수는 자유롭게 퍼져 있다. 그런데 금속을 유전체(또는 반도체)에 붙이면, 계면에서 파동함수가 뚝 끊기지 않는다. 양자역학에서 파동함수는 장벽을 만나도 그 안으로 지수적으로 스며들며 감쇠한다(터널링과 같은 원리, W2에서 다시 만난다). 유전체의 밴드갭은 원래 “전자 상태가 없는” 구간이지만, 금속에서 스며든 이 파동함수의 꼬리가 갭 안에 전자 상태를 만든다. 이것이 MIGS다.

MIGS의 세 가지 성질이 pinning의 성격을 결정한다.

• 감쇠 길이가 짧다 (~0.3 nm). 계면에서 1 nm만 들어가도 밀도가 3.6%로 떨어진다. 이 짧음이 역설적으로 해법을 준다 — 1 nm짜리 얇은 절연층을 끼우면 MIGS의 꼬리가 반도체에 닿기 전에 죽어 pinning이 완화된다. 이것이 MIS 컨택(W2)의 물리적 근거다.
• CNL(전하 중성 준위)을 만든다. MIGS는 갭 하단에서는 정공을 내놓는(donor성), 상단에서는 전자를 받는(acceptor성) 성격을 띤다. 그 경계가 CNL이며, E_F가 CNL에서 벗어나면 MIGS가 전하를 주고받아 되돌린다. 이것이 “고정(pinning)”의 실체다.
• 유전율이 높을수록 강하다. 파동함수가 잘 침투하는 물질(고유전율)일수록 MIGS 밀도가 높아 S가 작아진다. Mönch 식 S ≈ 1/[1 + 0.1(ε_∞ − 1)²]이 이 관계를 정량화한다 — “high-k로 간다”가 곧 “MIGS가 강해진다”인 이유다.

출처는 셋인데, 대응법이 서로 완전히 다르다는 점이 실무의 핵심이다.

얼마나 심한가 — 그리고 왜 high-k에서 전략이 무너졌나

pinning의 세기는 유전체/반도체의 고주파 유전율 ε_∞과 강하게 상관된다(Mönch 경험식, S ≈ 1/[1 + 0.1(ε_∞ − 1)²]).¹¹ 유전율이 높다는 것은 전자가 잘 침투한다(MIGS가 강하다)는 뜻이기도 하다.

이 표에서 세 가지가 읽힌다.

1. SiO₂ 시대에는 문제가 아니었다. S = 0.89이면 금속 일함수를 고르는 전략이 거의 그대로 먹혔다.
2. HfO₂로 넘어오면서 S가 0.53으로 반토막 났다. 금속을 바꿔도 절반밖에 안 먹히니, “금속으로 V_T를 맞춘다”는 전략이 무너졌다. 그 빈자리를 앞의 캡핑층 쌍극자가 채웠다. 이것이 high-k/metal gate 시대의 핵심 전환이다.
3. Si 컨택은 애초에 답이 없다. S = 0.08 — 금속을 아무리 잘 골라도 8%밖에 안 먹힌다. 그래서 컨택의 해법이 금속 선택이 아니라 축퇴 도핑(터널링)인 것이다(§04, W2).

둘을 어떻게 구분하나 — 기울기와 절편

여러 금속의 EWF를 진공 일함수에 대해 찍어보면 두 현상이 깨끗하게 분리된다.

EWF는 어떻게 측정하는가

그래서 산업 현장에서는 진공 일함수 대신 실효 일함수(effective work function, EWF)를 쓴다. EWF는 EOT를 여러 값으로 만든 뒤 C–V로 얻은 V_FB를 EOT에 대해 그려서 추출한다.⁴

• y절편 → EWF
• 기울기 → 유전체 내 고정전하 밀도

두께 하나만으로는 EWF를 분리할 수 없다 — 고정전하 기여와 섞이기 때문이다. EWF는 “금속의 물성”이 아니라 스택 전체의 특성값이며, 이것이 이 절의 제목이 “ALD 엔지니어가 실제로 다루는 값”인 이유다. W3에서 C–V 측정으로 직접 다룬다.

07전류는 어떻게 흐르는가 — 캐리어 · 이동도 · 비저항

전기장을 걸면 전자는 가속되지만, 곧 무언가에 부딪혀 방향을 잃는다. 가속과 산란이 반복된 결과 전자는 평균적으로 일정한 드리프트 속도를 갖는다. 전기장 대비 드리프트 속도의 비율이 이동도(mobility, μ)이고, 물질의 비저항은 캐리어 농도 n과 이동도의 곱으로 결정된다.

여기서 금속과 반도체의 결정적 차이가 드러난다.

“n이 고정”이란 정확히 무슨 뜻인가

반도체에서 캐리어는 도핑으로 넣어주는 소수의 손님이다. 금속에서는 사정이 다르다. 금속의 전자는 원자마다 하나씩(또는 몇 개씩) 내놓은 것이라서, n이 곧 원자 밀도 스케일이 된다.

10²²이라는 값은 특별한 물리 상수가 아니라 “고체 안에 원자가 얼마나 빽빽한가”일 뿐이다. Si의 원자 밀도(5 × 10²²)도 같은 스케일이다 — 차이는 Si는 그 전자들이 공유결합에 묶여 있고, 금속은 풀려 있다는 것뿐이다. 따라서 원자를 빼거나 넣지 않는 한 n은 변하지 않는다. 불순물을 아무리 넣어도 n은 움직이지 않는다.

왜 못 바꾸는가 — 스크리닝, 그리고 트랜지스터를 금속으로 못 만드는 이유

금속에 여분의 전하나 전기장을 넣으려 하면 주변 전자들이 즉시 몰려와 완벽하게 가려버린다. 얼마나 빨리 가리는지를 나타내는 것이 스크리닝 길이다.

직관과 반대되는 사실 — 금속의 전자는 오히려 느리다

ρ = 1/(qnμ)를 뒤집어 Cu의 이동도를 실제로 계산해 보면 예상 밖의 결과가 나온다.

Cu 전자의 이동도는 Si보다 19배 “낮다.” 그런데 저항은 46,000배 낮다. 전적으로 n의 차이(80만 배) 덕분이다.

그래서 금속에서 불순물은 순손실이다

즉 금속 박막 공정에서 저항을 낮추는 유일한 레버는 산란 제어다. 결정립을 키우고, 불순물(Cl, C, O)을 줄이고, 표면을 매끈하게 만드는 모든 노력이 결국 μ를 올리는 작업이다. 이것이 ALD 공정 파라미터가 곧바로 전기 특성으로 이어지는 경로다.

산란 메커니즘의 합산

여러 산란 원인이 동시에 작용할 때, 각 원인이 만드는 저항이 더해진다(마티센 법칙, Matthiessen's rule). 저항이 더해지므로 개선의 효과는 그 항이 전체에서 차지하는 비중에 비례한다. 지배적이지 않은 산란원을 아무리 다듬어도 전체 저항은 거의 내려가지 않고, 반대로 지배항을 완전히 없애더라도 나머지 항들의 합이 저항의 바닥(floor)을 만든다. 그래서 공정 개선의 첫 단계는 언제나 지배 산란원이 무엇인지 먼저 식별하는 것이다.

08왜 Mo인가 — ρ₀λ 라는 하나의 숫자

여기서 metal ALD 공정 엔지니어에게 가장 실전적인 개념이 나온다. "벌크 비저항이 낮은 금속이 얇은 배선에서도 좋을 것이다"라는 직관은 틀렸다.

구리의 벌크 비저항은 1.7 μΩ·cm로 대단히 낮지만, 상온 평균자유행정 λ가 약 40 nm다.⁵ 배선 폭이 10 nm대로 내려가면 전자가 벌크 산란을 겪기도 전에 표면에 부딪히므로, 실효 비저항이 벌크값의 몇 배로 폭증한다. 반대로 벌크 비저항은 다소 높아도 λ가 짧은 금속은 얇아져도 저항이 크게 나빠지지 않는다.

이 트레이드오프를 하나의 숫자로 압축한 것이 ρ₀ × λ (비저항–평균자유행정 곱)이다. Fuchs–Sondheimer 모델에서 박막의 저항 증가분이 대략 ρ₀λ/d에 비례하기 때문에, ρ₀λ가 작을수록 얇은 선에서 유리하다. Gall의 제일원리 계산은 이 지표로 20개 금속을 평가했다. 결론은 두 갈래다 — 좁은 배선의 극한에서 Rh·Ir·Ni는 Cu보다 각각 2.1·1.8·1.6배 더 전도성이 좋고, Mo·Co·Ru는 Cu와 대략 대등한 수준이다.⁵ 즉 Mo의 강점은 “Cu를 압도한다”가 아니라 “Cu만큼 하면서 배리어가 필요 없다”는 데 있다. 이 구분이 다음 그림의 핵심이다.

Mo의 측정값은 결정 방위에 따라 다르다. Mo(011)에서 λ* = 11.7 nm, ρ₀λ* = 6.2×10⁻¹⁶ Ω·m²이고, Mo(001)에서는 λ* = 14.4 nm, ρ₀λ* = 7.7×10⁻¹⁶ Ω·m²로 (011) 배향이 유리하다.⁶ 즉 Mo 박막의 텍스처 제어가 저항 성능에 직결된다.

기준을 섞지 말 것 — 위 표의 ρ₀λ 열은 전부 제일원리 계산값(Gall)이므로 계산값끼리만 비교해야 한다. 계산 기준으로 Mo(5.99)는 Cu 대비 10%, W 대비 27% 작고,⁶ 측정 기준으로 Mo(011)의 ρ₀λ*(6.2)는 측정된 Cu 대비 10%, 측정된 W 대비 40% 작다.⁶ 계산의 27%와 측정의 40%는 서로 다른 비교이므로 인용 시 반드시 어느 쪽인지 밝혀야 한다.

반올림 함정 주의 — 표에 적힌 Cu 6.8과 Mo 5.99로 직접 나누면 12%가 나와 문헌의 10%와 어긋난다. Gall의 Cu 계산값이 인용처에 따라 6.6–6.8 사이에서 조금씩 달리 표기되기 때문이다. 표의 반올림값으로 백분율을 재계산해 인용하지 말고, 논문 본문이 밝힌 10% / 27%를 그대로 쓸 것.

09W1 요약 · 다음 주로 이어지는 실

• 밴드는 원자 준위가 결정 안에서 갈라져 생긴 허용 에너지 구간이고, 그 사이의 금지대가 밴드갭이다.
• 금속은 E_F가 밴드 안에, 반도체·절연체는 갭 안에 있다. 이것이 도체/부도체를 가르는 기준이다.
• E_F는 점유 확률 1/2의 기준선이며, 평형에서 모든 접촉 물질을 관통해 하나로 평평하다. → 밴드 벤딩의 근원.
• 도핑은 캐리어를 넣는 동시에 E_F를 이동시킨다. 축퇴 도핑은 컨택 터널링의 전제다.
• 일함수는 표면의 성질이며, 실제 소자에서는 계면 쌍극자·pinning 때문에 EWF로 다뤄야 한다.
• 금속에서 캐리어 농도는 고정이므로 비저항 개선 = 산란 저감이다. 박막에서는 표면·결정립계 산란이 지배한다.
• ρ₀λ가 스케일링 시대의 금속 선택 지표다. Mo(5.99) < Cu(~6.7) < W(~8.2) [10⁻¹⁶ Ω·m², 계산값]. 상대에 따라 결론이 다르다 — W에 대해서는 Mo가 조건 없이 우위(전 두께)이지만, Cu에 대해서는 ρ₀λ만으로 대등할 뿐이고 배리어리스 통합이 있어야 비로소 앞선다(≈24 nm). 3D NAND 워드라인의 상대는 Cu가 아니라 W다.

W2 예고 — 두 물질을 붙였을 때 E_F가 하나로 맞춰지면서 밴드가 휘는 현상을 정면으로 다룬다. pn 접합, 쇼트키 장벽, 오믹 컨택, 그리고 "우리가 증착한 금속이 왜 저항이 높게 측정되는가"의 절반은 컨택 문제라는 사실을 확인한다.

10이해도 점검 — 퀴즈 10문항