특허 읽기: '플라즈마 처리 장치, 그의 플라즈마 처리 방법, 및 플라즈마 식각 방법' (10-2015-0185181)
들어가면서
세계 반도체 업계 1위를 말할 때면 삼성전자의 이름을 빼놓을 수 없다. 실제로도 메모리 반도체에서는 압도적인 1위 기업이기도 하고, 파운드리 사업에서는 TSMC 다음으로 2위 자리를 차지하고 있으니까. 시스템LSI 사업부에서 자체적으로 설계도 가능한 종합 반도체 기업이기 때문에 반도체 산업군에 관심을 가지고 있는 사람이라면 삼성전자는 빼놓을 수 없다. 그런 의미에서 삼성전자 특허 하나 찾아봤다. 생기연 소장이신 양장규 부사장님 이름이 들어간 특허다.
TOC는 다음과 같다.
플라즈마 처리 장치, 그의 플라즈마 처리 방법, 및 플라즈마 식각 방법 (Apparatus for Processing Plasma and Plasma Processing Method, Plasma Etching Method of the Same)
| 발명의 명칭 | 플라즈마 처리 장치, 그의 플라즈마 처리 방법, 및 플라즈마 식각 방법 |
|---|---|
| 출원번호 | 10-2015-0185181 |
| 등록번호 | 공개 |
| DOI | https://doi.org/10.8080/1020150185181 |
요약
특허공보 맨 처음에는 특허 서지정보와 발명의 간단한 설명, 대표도면이 나온다.
소스 고주파 파워 생성/출력과 이를 제어하기 위한 소스 파워 출력 매니징 회로 부가 포함된 장치 구성으로 보인다. 매니징 회로 부는 연속파 소스 고주파 파워의 진폭에 따른 플라즈마에 근거하여 펄스 소스 고주파 파워의 진폭과 듀티 사이클을 결정한다고 나와있는데, 자세한건 더 읽어봐야할 것 같다.
청구범위
심사 청구항은 총 20개로, 등록 특허가 아니라서 삭제된 청구항은 없다. 이번 특허도 심사 청구항들의 종속 관계와 내용 요약을 다음과 같이 대략적으로 분류해보았다. 역시나 이것도 정확한건 아니고 그냥 내 임의적인 판단이다. 청구항을 구조화해서 살펴보며 어떤 의미를 가지며 서로 얽혀있는지 전체적인 그림을 파악하는게 목적이다.
- 1: (1) 소스 고주파 파워 출력부(소스 전극, 소스 고주파 파워 생성부), (2) 소스 파워 출력 매니징 회로부
- (1) 소스 고주파 파워 출력부: 전극과 고주파 파워 생성부 사이에 연결, 제1 출력 제어 신호에 응답해 고주파 파워를 제1 또는 제2 소스 고주파 파워로 변환해 전극으로 출력
- (2) 소스 파워 출력 매니징 회로부: 제1 소스 고주파 파워의 진폭에 따른 플라즈마에 근거해 제2 소스 고주파 파워의 진폭과 듀티 사이클을 결정/출력 (제1 출력 제어 신호) -> 제1 출력 제어 신호를 고주파 파워 출력부로 인가
- 2: 고주파 파워 출력부 (진폭: 제2 소스 고주파 파워 > 제1 소스 고주파 파워)
- (1) 제1 소스 고주파 파워 출력부 -> 제1 소스 고주파 파워로 변환해 소스 전극에 인가
- (2) 제2 소스 고주파 파워 출력부 -> 제2 소스 고주파 파워로 변환해 소스 전극에 인가
- 3: 소스 파워 모드 선택부 (신호: 파워 출력 매니징 회로부 -> 파워 모드 선택부)
- 소스 파워 모드 선택부: 소스 고주파 생성부를 제1 출력부 또는 제2 출력부에 선택적으로 연결
- 4: 제1 소스 고주파 파워 출력부 -> 연속파 RF 파워 진폭 조절기 (continuous wave RF source power), 제1 소스 고주파 파워 출력부에 포함
- 연속파 RF 파워 진폭 조절기: 고주파 파워의 진폭을 조절해 제1 소스 고주파 파워로 출력
- 5: 제2 소스 고주파 파워 출력부 -> (1) 펄스 생성기, (2) 듀티 사이클 조절기 (3) 믹서
- (1) 펄스 생성기: 펄스 신호 생성
- (2) 듀티 사이클 조절기: 펄스 신호의 듀티 사이클 조절
- (3) 믹서: 소스 고주파 파워와 펄스 신호를 혼합 -> 제2 소스 고주파 파워를 생성
- 6: 제2 소스 고주파 파워 출력부 -> 펄스 RF 파워 진폭 조절기
- 펄스 RF 파워 진폭 조절기: 제2 소스 고주파 파워의 진폭 조절
- 7: (1) 바이어스 전극, (2) 바이어스 고주파 파워 생성부, (3) 바이어스 고주파 파워 출력부, (4) 바이어스 파워 출력 매니징 회로부
- (1) 바이어스 전극: 소스 전극에 대향하여 하우징 내에 배치
- (2) 바이어스 고주파 파워 생성부: 바이어스 전극에 제공될 고주파 파워 생성
- (3) 바이어스 고주파 파워 출력부: 파워 생성부와 전극 사이에 연결, (제3 제어 신호에 응답 -> 바이어스 고주파 파워를 제1 또는 제2 바이어스 고주파 파워로 변환 -> 바이어스 전극으로 출력)
- (4) 바이어스 파워 출력 매니징 회로부: 제4 제어 신호에 응답 (소스 파워 출력 매니징 회로부) -> 제3 제어 신호를 인가 (바이어스 고주파 파워 출력부)
- 제4 제어 신호: 소스 파워 출력 매니징 회로부에서 유래
- 제3 제어 신호: 제1 바이어스 고주파 파워 또는 상기 바이어스 고주파 파워 출력 (제1 또는 제2 소스 고주파 파워에 대응)
- 8: 바이어스 고주파 파워 출력부
- 제1 바이어스 고주파 파워 출력부: 바이어스 고주파 파워를 제1 바이어스 고주파 파워로 변환 -> 바이어스 전극에 인가
- 제2 바이어스 고주파 파워 출력부: 바이어스 고주파 파워를 제2 바이어스 고주파 파워로 변환 -> 제2 전극에 인가
- 9: 바이어스 파워 모드 선택부
- 바이어스 파워 모드 선택부: 바이어스 파워 출력 매니징 회로부의 제5 제어 신호에 응답 -> 바이어스 고주파 생성부를 제1 또는 제2 바이어스 고주파 파워 출력부에 연결
- 10: 비 중첩 신호 생성부 (바이어스 파워 출력 매니징 회로부와 제2 바이어스 고주파 파워 출력부 사이에 연결)
- 제3 제어 신호에 응답 -> 제6 제어 신호를 제2 바이어스 고주파 파워 출력부에 인가
- 제6 제어 신호: 제2 바이어스 고주파 파워의 위상을 제2 소스 고주파 파워의 위상과 반대되도록 반전
- 제3 제어 신호에 응답 -> 제6 제어 신호를 제2 바이어스 고주파 파워 출력부에 인가
- 11: (1) 소스 전극, (2) 고주파 파워 생성부, (3) 파워 모드 선택부, (4) 고주파 파워 출력부, (5) 소스 파워 출력 매니징 회로부
- (1) 소스 전극: 하우징 내 플라즈마 생성
- (2) 고주파 파워 생성부: 소스 전극에 제공되는 소스 고주파 파워 생성
- (3) 파워 모드 선택부: 제1 제어 신호에 응답 -> 제1 또는 제2 소스 고주파 파워로 변환할지 선택 (고주파 파워 생성부와 소스 전극 사이에 연결)
- (4) 고주파 파워 출력부: 제2 제어 신호에 응답 -> 제1 또는 제2 소스 고주파 파워로 변환하여 소스 전극에 출력 (파워 모드 선택부와 소스 전극 사이에 연결)
- (5) 소스 파워 출력 매니징 회로부: 제1 제어 신호를 파워 모드 선택부에 인가 -> 제2 제어 신호를 고주파 파워 출력부로 인가
- 12: 소스 고주파 파워 출력부
- (1) 제1 소스 고주파 파워 출력부: 소스 고주파 파워를 제1 소스 고주파 파워로 변환 -> 소스 전극에 인가
- (2) 제2 소스 고주파 파워 출력부: 소스 고주파 파워를 제2 소스 고주파 파워로 변환 -> 소스 전극에 인가
- (3) 파워 모드 선택부: 소스 고주파 파워 생성부를 제1 또는 제2 소스 고주파 파워 출력부에 선택적으로 연결
- 13: 제1 소스 고주파 파워 출력부 -> 제1 소스 고주파 파워의 진폭을 조절하는 연속파 RF 파워 진폭 조절기를 포함
- 14: 제2 소스 고주파 파워 출력부 -> 펄스 생성기, 듀티 사이클 조절기, 믹서, 펄스 고주파 파워 진폭 조절기 포함
- 15: (1) 바이어스 전극, (2) 바이어스 고주파 파워 생성부, (3) 바이어스 고주파 파워 출력부, (4) 바이어스 파워 출력 매니징 회로부
- (1) 바이어스 전극: 하우징 내에 배치
- (2) 바이어스 고주파 파워 생성부: 바이어스 전극에 제공될 고주파 파워 생성
- (3) 바이어스 고주파 파워 출력부: 제3 제어 신호에 응답 -> 바이어스 고주파 파워를 제1 또는 제2 바이어스 고주파 파워로 변환 -> 바이어스 전극으로 출력 (바이어스 고주파 파워 생성부와 바이어스 전극 사이에 연결)
- (4) 바이어스 파워 출력 매니징 회로: 제4 제어 신호에 응답 (소스 파워 출력 매니징 회로부) -> 제3 제어 신호를 인가 (바이어스 고주파 파워 출력부)
- 16: 작동 4단계
- 1단계: 하우징 내 연속파 플라즈마 생성 -> 제1 고주파 파워를 소스 전극에 출력
- 2단계: 기판의 식각률 획득 -> 식각 시간, 두께, 이온의 재결합 시간의 정보를 포함하는 인풋 신호 수신
- 3단계: 제2 고주파 파워의 진폭, 듀티 사이클 산출 -> 제1 고주파 파워 진폭에 따른 연속파 플라즈마(식각률에 비례)에 근거해 제2 고주파 파워의 진폭, 듀티 사이클 산출 (펄스 플라즈마 반응 유도)
- 4단계: 펄스 플라즈마로 기판 식각: 제2 고주파 파워를 전극에 인가 -> 펄스 플라즈마 반응 생성 -> 펄스 플라즈마로 기판 식각
- 17: 진폭, 듀티 사이클 산출 단계 -> 제1 고주파 파워의 진폭을 제2 고주파 파워의 진폭과 듀티 사이클의 곱으로 계산하는 것을 포함 (제1 진폭 = 제2 진폭 * 제2 듀티 사이클)
- 18: 제2 고주파 파워의 펄싱 주기 또는 펄싱 주파수 산출 단계 -> 제2 고주파 파워의 진폭과 듀티 사이클 산출 후 펄싱 주기 또는 주파수 산출
- 19: 펄싱 주기 또는 주파수 산출: 이온의 라이프 타임 < 펄싱 주기 < 라디컬의 라이프 타임
- 20: 1ms 펄싱 주기
발명의 설명
기술분야
특허 명세서에 써있는 내용 그대로 옮겨본다.
“본 발명은 반도체 소자의 제조 장치 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 기판을 식각하는 플라즈마 처리 장치, 그의 플라즈마 처리 방법, 및 플라즈마 식각 방법에 관한 것이다.”
그렇다. Plasma etcher에 대한 특허다.
배경기술
식각 공정에는 건식 또는 습식 두 가지 방법이 있는데, 이 특허는 건식 식각에 대한 내용이다. 건식 식각은 주로 플라즈마를 이용한다. 궁금한 점이 하나 생겼는데 Atomic Layer Etching은 건식으로 분류해야할까 습식으로 분류해야할까? 느낌상 건식이 맞는 것 같긴 한데….
발명의 내용
연속파 (continuous wave) 플라즈마와 동일한 식각률을 갖는 펄스 플라즈마를 유도할 수 있는 처리 장치 제공이 해결하려는 과제이다. 이를 통해 ion bombardment에 의한 박막 손상을 최소화하며 원하는 정도로 식각률을 조절할 수 있는 장치를 제공하는 것이 이 특허의 핵심으로 보인다.
발명의 효과
- 연속파 소스 고주파 파워의 진폭 = 펄스 소스 고주파 파워의 진폭 * 듀티 사이클
- 결정된 진폭과 듀티 사이클에 따라 제공되는 펄스 소스 고주파 파워는 연속파 플라즈마의 식각률과 동일한 식각률의 펄스 플라즈마를 생성
- (라디컬 라이프 타임)-1 < 펄스 플라즈마의 펄싱 주파수 < (이온 라이프 타임)-1
- 이온들은 기판 상의 비식각 대상 막에 도달하기 전에 전자들과 재결합되며 제거 가능 (비식각 대상막 손상 최소화)
도면의 간단한 설명
괄호에 들어있는 숫자는 도면에서 가리키는 항목의 이름을 뜻한다. 각 도면 내용을 전부 다 정리하기엔 너무 양이 많아질 것 같아서 몇몇 도면만 명세서 내용을 토대로 정리해보고자 한다.
도면1
발명 개념에 따른 플라즈마 처리 장치 도면
플라즈마 처리 장치는 ICP(Inductively Coupled Plasma) 식각 장치를 포함할 수 있고, 다르게는 CCP(Capacitively Coupled Plasma) 식각 장치, PVD, CVD 장치등을 포함할 수 있다. -> 아무래도 박막의 증착/식각을 한 챔버 내에서 동시에 진행할 수 있는 구조를 지향하는 것 같다. 그렇게 구성해야 단위 공정당 소모되는 시간이에 비용이 줄어들 수 있을테니까.
플라즈마 처리 장치는 챔버 유닛(10), 정전압 공급 유닛(20), 가스 공급 유닛(30), 식각 종말점 검출기(34), 소스 RF 파워 공급 유닛(40), 바이어스 RF 파워 공급 유닛(50)을 포함할 수 있다. -> 챔버 내에 장착하는 식각 종말점 검출기가 플라즈마 농도 혹은 플라즈마와 관련된 특성값을 검출하면 그 신호를 받아서 다음 스텝으로 넘어가는 기능을 하는 것으로 추정된다. 포토 다이오드나 광센서를 사용해서 기판의 색변화를 감지하는 예시가 나와있다. 해당 내용에선, 플라즈마(60)가 적색 -> 녹색 및/또는 청색 -> 적색으로 변화될 수 있어서 각 컬러 변화 시점을 종말점으로 판단할 수 있다고 나와있다. 검출기의 성능이 정확한 식각률과 직결되어 패턴 손상을 최소화할 수 있을 것이다. 유지/보수할 때 검출기 부분에 증착 또는 식각이 발생해서 색수차가 발생할 경우를 고려해서 주기적인 캘리브레이션을 진행해주지 않을까 추측해본다.
기판(W)가 챔퍼 유닛 내에 자리잡고, 정전압으로 챔버 유닛 내에 고정될 수 있다. 가스 공급 유닛(30)을 통해서 챔버 유닛(10)내에 반응 가스(32)가 기판(W)에 공급되고, 소스 RF 파워 공급 유닛(40)은 챔버 유닛(10)에 소스 RF 파워(41)를 공급할 수 있다. 소스 RF 파워(41)는 반응 가스(32)의 플라즈마(60)를 생성할 수 있고, 플라즈마(60)는 반응 가스(32)의 반응을 활성화(activating)시켜 반응성을 높일 수 있다. 바이어스 RF 파워 공급 유닛(50)은 챔버 유닛(10)에 바이어스 RF 파워(51)를 공급할 수 잇고, 바이어스 RF 파워(51)는 플라즈마(60)를 기판(W)으로 집중할 수 있다. 기판(W)은 플라즈마(60)에 의해 건식 식각이 가능하고, 식각 종말점 검출기(34)는 기판의 식각 종말 지점을 검출할 수 있다. -> 바이어스 RF 파워에 의해 만들어진 플라즈마가 기판으로 집중되어 기판의 식각률을 조절하는 역할을 하지 않나 싶다.
명세서에는 정적 척에 걸리는 정전압의 범위, 반응 가스의 예시, 소스 RF 파워가 가질 수 있는 주파수에 대한 내용들이 추가로 나오고 있다.
도면2
도면1의 소스 RF 파워 그래프
가로축은 시간(ms), 세로축은 RF 파워(W)의 세기 및/또는 진폭을 나타낸다. CW 소스 RF 파워(71)는 시간축에 대해 일정한 세기의 진폭을 가질 수 있다. 반면에 펄스 소스 RF 파워(73)는 시간축에 대해 펄스 세기의 진폭을 가질 수 있고, 일정 시간을 주기로 펄싱될 수 있다. -> 말 그대로 파워가 연속적으로 공급이 되느냐, 일정 간격으로 공급이 되느냐를 그래프로 표현하고 있다고 볼 수 있다. 그래프 면적을 파워(W)와 시간(ms)의 곱으로 생각해보자. 발명의 해결 과제가 연속파 플라즈마와 동일한 식각률을 갖는 펄스 플라즈마의 구현이므로, 진폭과 듀티 사이클로 연속파와 같은 에너지를 공급할 수 있다는 의미로 해석한다면, 펄스 플라즈마 그래프에서 면적의 최대값은 연속파 플라즈마의 면적과 같을 것이다. 아마도 에너지 소비도 좀 더 줄어들지 않을까 생각해본다.
도면3
도면1의 바이어스 RF 파워 그래프
소스 RF 파워 공급 유닛(40)과 바이어스 RF 파워 공급 유닛(50)은 서로 연결될 수 있고, 일 예에 따르면, 두 유닛은 동기 제어 신호(SCS: Synchronizing Control Signal)를 출력할 수 있다. 소스/바이어스 RF 파워(41, 51)는 동기 제어 신호(SCS)를 따라 소스 전극(16)과 바이어스 전극(18)에 각각 동시에 공급될 수 있다.
도면4
도면2, 3의 CW 소스/바이어스 RF 파워 그래프
도면5
도면2, 3의 펄스 소스/바이어스 RF 파워 그래프
도면6
도면1의 기판과 플라즈마
플라즈마(60)의 라디컬들(62)과 이온들(64)는 기판(W)상의 대상막(66)을 식각할 수 있다. 식각 대상막(66)은 비식각 대상막(68) 위에 배치될 수 있고, 비식각 대상막(68)은 기판(W)과 식각 대상막(66) 사이에 배치될 수 있다. 식각 대상막(66)은 블록 비반사 코팅막을 포함할 수 있고, 마스크막을 포함할 수 있다. 포토레지스트와 같은 유기물이 포함된 막이 그 대상으로 모인다. 비식각 대상막(68)은 지판(W)과 대상막(66) 사이에 배치될 수 있고, 일 예로 비식각 대상막(68)은 하부 패턴(67)과 상부 패턴(69)를 포함할 수 있다. 하부 패턴(67)은 상부 패턴(69)과 기판(W) 사이에 배치될 수 있다. 예들 들어, 하부 패턴(67)은 FinFET의 채널 활성 패턴을 포함할 수 있고, SiGe을 포함할 수 있다. 상부 패턴(69)은 희생 보호막을 포함할 수 있고, Si3N4를 포함할 수 있다. 상부 패턴(69)은 식각 대상막(66) 식각시에 하부 패턴(67)의 상부를 라디컬들(62)과 이온들(64)로부터 보호할 수 있다. 상부 패턴(69)은 습식식각법으로 제거될 수 있다. 이후, 하부 패턴(67)상에 게이트 절연층과 게이트 전극이 형성될 수 있고, 하부 패턴(67)과 게이트 전극은 FinFET으로 구성될 수 있다. 하부 패턴(67)의 상부면이 손상될 경우, FinFET의 하부 패턴(67)은 턴온/턴오프 불량을 유발할 수 있다. -> 증착/식각을 반복하면서 FET 패턴을 적층하는 과정에 대해 말하고 있는 것 같다. Si3N4 희생 보호막을 형성하기 위해서 CVD나 ALD 같은 방법을 이용하고, 진공 파괴없이 바로 식각 공정으로 넘어갈 수 있는 그런 구조의 챔버인 것 같다. 위에서도 같이 구성될 수 있다고 했으니 아마도 맞을 것이다. 단위 공정을 단일 장비로 진행하게 될 경우 비용 측면에서 낭비일테니 최대한 단계를 줄여서 통합할 수 있는 것이 공정개선 방향의 한 부분 아닐가 추측해본다.
이하 도면들에는 장비의 구성과 연결을 표현한 도면들과 공정 시나리오에 대한 흐름도가 나타나있다.
도면7
도면1의 소스/바이어스 RF 파워 공급 유닛의 일 예
도면8
도면7의 제2 소스 RF 파워 출력부의 일 예
도면9
도면7의 소스 파워 매니징 회로부의 플라즈마 처리 방법의 일 예를 보여주는 플로우 차트
도면10
도면6의 식각 대상 막에 대해 동일한 식각률을 갖는 CW 소스 RF 파워의 에너지와 펄스 소스 RF 파워의 에너지를 보여주는 그래프들
도면11
도면10의 펄스 소스 RF 파워의 펄싱 주파수를 보여주는 그래프들
도면12
이온 폭격 현상을 보여주는 도면
도면13
도면10의 펄스 소스 RF 파워 크기에 따른 식각 대상 막의 식각률 변화를 보여주는 그래프
도면14
도면11의 펄스 바이어스 RF 파워의 펄싱 주파수에 따른 비식각 대상막의 식각률 변화를 보여주는 그래프
읽고난 후 메모
습식식각보단 건식식각이 미세 회로 패턴 형성에 더 유리할 것으로 추측된다. 여기서 등방성/비등방성 식각이란 말이 등장한다. 식각이 등방성으로 일어난다는 의미는 wet chemical이 만난 곳에서 모든 방향으로 동일하게 일어나는 것으로 이해할 수 있을 것 같다. 건식식각의 경우 비등방성 식각이라 하는데, 특정 방향으로 선택적 식각이 일어나는 것으로 이해하면 될 것 같다. 진공도에 따라 비등방성이 달라진다는 내용을 본적이 있는데, 최대한 진공파괴 없이 증착/식각을 진행하면서 미세한 패턴을 유지하려는 방법이 아닐까 싶다. 건식식각의 개념중 하나로 Atomic Layer Etching에 대해 이야기 하는걸 예전에 본적이 있는데, 플라즈마를 이용한 건식식각의 지향점중 하나가 Atomic Layer Etching이 될 수 있지 않을까? 넓은 의미에서 이 특허도 Atomic Layer Etching이라고 볼 수 있을 것 같기도 하고.
포토 -> 식각 -> 증착으로 이어지는 단위 공정들을 연속성을 갖도록 처리하는 방법들은 어쩌면 실무 수준에서 확인해볼 수 있지 않을까 싶지만, 이 과정에서 공정 스텝을 하나라도 줄일 수 있으면 그게 비용절감으로 이어질 것 같다. 모르는 부분이 많으니 추측하고 상상해보는게 전부라 많이 아쉽지만 언젠가 확인해볼 수 있는 기회가 오리라 믿고싶다.
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