Device Physics for Metal ALD · W2 — 두 물질을 붙이면 밴드가 휜다 (1) 접촉과 밴드 벤딩
W1은 물질 하나하나의 밴드를 그렸다. W2는 물질을 붙인다. 붙이는 순간 W1의 한 문장이 모든 것을 지배한다. “열평형에서 접촉한 물질들의 EF는 하나로 같아진다.” EF를 맞추려면 밴드가 휘어야 하고(band bending), 그 휘어짐이 접합과 컨택과 소자의 모든 물리를 만든다.
W2는 세 편으로 나누어 정리한다. 이번 1편에서는 물질 두 개를 붙였을 때 계면에서 무슨 일이 벌어지는지를 본다. 2편에서는 그 전형적인 사례인 pn 접합을, 3편에서는 우리 일과 직결되는 금속과 반도체의 접촉, 즉 쇼트키 장벽과 오믹 컨택을 다룬다.
이번 편에서 답할 수 있게 되는 질문은 이렇다.
- W1에서 “평형이면 EF가 평평하다”고 했다. 그 대가로 무엇이 휘는가
- 두 물질을 붙이면 어느 쪽이 (+)가 되고 어느 쪽이 (−)가 되는가, 그 부호는 어떻게 정해지는가
- 접촉 전위차 VCPD의 부호는 무엇을 가리키는가
- 왜 금속과 반도체를 붙이면 반도체 쪽만 휘는가
밴드 벤딩, EF를 맞추는 대가
일함수가 다른 두 물질을 붙인다고 하자. 붙이기 전 두 물질의 EF는 진공 준위 기준으로 서로 다른 높이에 있다. 접촉하면 높은 쪽(일함수가 작은 쪽)의 전자가 낮은 쪽으로 흘러간다. 이 전하 이동이 계면에 전기장을 만들고, 그 전기장이 밴드를 휘게 하여 마침내 EF가 하나로 평평해지면 흐름이 멎는다. 이것이 평형이다.
핵심은 무엇이 평평하고 무엇이 휘는가다.
- EF는 평평하다. 평형의 정의다(W1 §03). 전자 한 개의 “가격”이 어디서나 같아야 흐름이 멎는다.
- 진공 준위와 밴드 가장자리(EC, EV)가 휜다. EF를 평평하게 만들기 위해 치르는 대가다.
휘어진 양이 곧 내장 전위(built-in potential)이고, 이것이 접합에 전압을 걸기도 전에 이미 존재하는 장벽이다.
평형이 성립하는 과정을 한 단계씩
“전자가 흐르다 멎는다”를 조금 더 정밀하게 보자. 일함수가 작은 A(EF가 높음)와 큰 B(EF가 낮음)를 붙인다.
| 그림 1. 평형에 이르는 세 단계. ① 붙이기 전 두 EF가 어긋나 있다. ② 접촉하면 EF가 높은 A에서 낮은 B로 전자가 흘러 A는 (+), B는 (−)로 대전된다. 이 전하가 계면에 쌍극자(전기장)를 만든다. ③ 쌍극자가 A의 EF를 끌어내리고 B의 EF를 밀어올려 두 EF가 만나면 흐름이 멎는다. 이때 진공 준위는 계면에서 접촉 전위차만큼 점프하는데, Evac = EF + Φ이므로 일함수가 큰 B 쪽이 더 높다. 점프의 크기는 | ΦA − ΦB | 다. |
세 가지를 분명히 해두면 이후가 쉬워진다.
- 흐름을 멈추는 것은 “다 채워져서”가 아니라 “전기장이 반대로 밀어서”다. 전자가 B로 넘어갈수록 B가 음전하를 띠어 추가 이동을 막는 전기장이 커진다. 이 되미는 힘이 EF 차이를 상쇄하는 순간이 평형이다. W1 §03의 “EF는 전자 한 개의 가격”이라는 표현으로 말하면, 양쪽 가격이 같아질 때까지 흐른다.
- 평형에 필요한 전하는 놀랄 만큼 적다. ΔΦ = 1 V, 계면 간격 0.3 nm로 계산하면 이동하는 면전하는 약 1.8×10¹³ cm⁻²로, 표면 원자 약 54개당 전자 1개 수준이다. 벌크 물성은 거의 변하지 않고 계면의 몇 원자층만 재배치되어 평형이 만들어진다.
- 진공 준위가 계면에서 점프한다. 그 점프량이 접촉 전위차 VCPD = (ΦA − ΦB)/q이며, 이것이 곧 W1 §06에서 다룬 쌍극자에 의한 밴드 시프트의 근원이다. 이 식의 부호가 무엇을 가리키는지는 아래 “부호 정리”에서 따로 다룬다. 크기보다 부호에서 실수가 훨씬 많다. 켈빈 프로브(KPFM)가 표면 일함수를 재는 원리가 바로 이 VCPD 측정이다.
대전 부호는 어떻게 정해지는가
②단계의 A는 (+), B는 (−)라는 부호는 이 자료 전체에서 반복해 쓰이므로 근거를 분명히 해둔다. 결론부터 적으면, 대전 부호는 전자를 내보냈는지 받아들였는지에 대한 회계일 뿐이다.
고체는 격자에 고정된 이온 코어(ion core, 원자에서 이동 가능한 전자를 뺀 나머지로 원자핵과 단단히 묶인 내각 전자를 합친 양전하 덩어리)와 그 사이를 돌아다니는 전도 전자로 이루어진다. 접촉 전에는 이 둘의 전하량이 정확히 상쇄되어 A도 B도 중성이다. 전자 하나가 A를 떠나 B로 옮겨가면, A에는 그 전자가 상쇄해 주던 이온 코어의 양전하가 짝을 잃은 채 남는다. 그래서 전자를 내보낸 A가 (+), 그 전자를 더 받은 B가 (−)다. 두 대전량은 크기가 같고 부호만 반대이며(전하 보존, 전하는 새로 생기거나 사라지지 않고 자리만 옮긴다), A와 B를 합친 계 전체는 여전히 중성이다.
혼동하기 쉬운 지점: “높은 쪽이 (+)”가 어긋나 보이는 이유
EF가 높은 A가 양으로 대전된다는 서술은 처음 보면 반대처럼 느껴진다. 두 “높이”가 서로 다른 것을 재기 때문이다. EF가 높다는 것은 그 자리에 있는 전자의 에너지가 높다는 뜻이지, 그 물질이 양전하를 띠고 있다는 뜻이 아니다. 에너지가 높은 자리의 전자일수록 더 낮은 자리로 옮겨갈 여지가 크므로 높은 쪽이 내보내는 쪽이 되고, 내보낸 쪽은 전자가 모자라 (+)가 된다. 즉 “EF가 높다 → 전자가 나간다 → (+)”의 순서이며, 부호를 정하는 것은 전자 에너지의 높낮이가 아니라 전자 수지다.
일함수로 바꿔 적으면 규칙이 더 간단해진다. Φ = Evac − EF이므로 EF가 높다는 것은 곧 일함수 Φ가 작다는 것이고, 따라서
- 일함수가 작은 쪽 → 전자를 내보냄 → (+)로 대전
- 일함수가 큰 쪽 → 전자를 받아들임 → (−)로 대전
일함수 값만 알면 부호는 계산 없이 바로 읽힌다. 아래 “부호 정리” 절에서 Mo(Φ ≈ 4.6 eV)와 Pt(Φ ≈ 5.65 eV) 예로 이 규칙을 숫자와 함께 다시 확인한다.
부호는 흐름을 멈추는 방향으로만 정해질 수 있다. A가 (+), B가 (−)가 되면 계면의 전기장은 A에서 B를 향한다. 전자는 음전하라 받는 힘이 전기장과 반대 방향, 즉 B에서 A를 향하므로, 이 전기장은 뒤따라 나가려는 전자를 되민다. 먼저 이동한 전자가 만든 전기장이 다음 전자의 이동을 막는 구조이기 때문에 전하 이동은 저절로 멎는다(자기제한, self-limiting, 어떤 과정이 만들어낸 결과가 그 과정 자체를 약화시켜 스스로 한계에 도달하는 성질). 앞 목록의 첫 항목에서 “다 채워져서가 아니라 전기장이 반대로 밀어서”라고 한 것이 바로 이 이야기다.
이 부호를 밴드 그림으로 옮긴 것이 그림 1의 ③이다. A가 (+)가 되면 A 쪽 전위가 올라가고, 전자의 정전 에너지는 전위에 음의 비례를 하므로 A의 전자 준위 전체(EF 포함)가 끌려 내려온다. B는 (−)이므로 반대로 밀려 올라간다. 두 EF가 만나는 순간 옮겨갈 이유가 사라져 평형이 된다. 전위 축과 에너지 축의 상하가 뒤집히는 이 규약은 아래 “부호 정리” 절에서 따로 정리한다.
두 가지만 덧붙여 구분해 둔다. 첫째, 전자의 이동 방향과 관례적 전류의 방향은 서로 반대다(관례적 전류는 양전하가 흐르는 방향으로 정의한 전류다). 전자는 A에서 B로 갔지만 대응하는 전류는 B에서 A로 적는다. 다만 평형에서는 양쪽 방향의 흐름이 상쇄되어 알짜 전류가 0이다. 둘째, 대전이 일어나는 곳은 벌크가 아니라 계면 근처의 얇은 층이다. 앞서 본 대로 옮겨가는 전하는 ΔΦ = 1 V인 예에서 표면 원자 약 54개당 전자 1개 수준이라, 벌크는 중성인 채로 남고 계면의 몇 원자층만 재배치된다. 다만 그 “얇은 층”의 두께는 물질마다 크게 다른데, 이는 스크리닝(screening, 들어온 전하가 만든 전기장을 주변 캐리어가 몰려들어 가려 없애는 작용)이 미치는 거리가 다르기 때문이며, 아래에서 따로 다룬다.
같은 규칙이 2편의 pn 접합에도 그대로 적용된다. n형은 EF가 높고 p형은 낮으므로 n측이 전자를 내보내 (+), p측이 받아들여 (−)가 된다. 다만 금속과 달리 반도체에서는 남은 전하가 자유 전자가 아니라 움직이지 못하는 이온화된 도펀트(전자를 내준 도너는 (+), 전자를 받은 억셉터는 (−))의 형태로 드러난다.
쌍극자란 무엇인가, 왜 전위가 계단으로 점프하는가
②단계에서 만들어진 것을 “쌍극자”라고 불렀다. 이 말의 뜻과 성질 하나만 붙잡으면 그림 1의 ③에서 진공 준위가 왜 완만한 경사가 아니라 계단으로 점프하는지가 저절로 풀린다.
쌍극자(dipole)는 크기가 같고 부호가 반대인 두 전하가 짧은 거리를 두고 마주 본 배치다. 여기서는 점전하 두 개가 아니라 계면을 따라 넓게 펼쳐진 두 장의 면전하(A 표면의 +, B 표면의 −)이므로 쌍극자 층(dipole layer, 이중층)이라 부른다.
핵심 성질은 이것이다. 면전하 한 장은 양쪽으로 각각 σ/2ε₀의 전기장을 만드는데, +와 − 두 장을 마주 세우면
- 두 장 사이에서는 두 기여가 같은 방향이라 더해진다. 그래서 E = σ/ε₀
- 두 장 바깥에서는 두 기여가 반대 방향이라 정확히 상쇄된다. 그래서 E = 0
왜 σ/2ε₀인가. 이 값은 가우스 법칙(닫힌 면을 뚫고 나오는 전기장의 총량은 그 안에 든 전하에 비례한다)에서 곧바로 나온다. 넓은 면전하 한 장을 사이에 두고 작은 원통(양 끝면의 넓이 A)을 걸쳐 놓으면, 대칭에 의해 전기장은 면에 수직으로 양쪽으로 똑같이 뻗는다. 원통을 뚫고 나오는 총량은 양 끝면 두 곳을 합쳐 E(2A)이고, 원통 안에 든 전하는 σA이므로
\[E \cdot (2A) = \frac{\sigma A}{\varepsilon_0} \quad\Longrightarrow\quad E = \frac{\sigma}{2\varepsilon_0}\]“절반(2ε₀)”의 정체는 전기장이 양쪽 두 방향으로 나뉘어 나간다는 데 있다. 한 방향만 놓고 보면 전체의 절반씩이다. 그래서 같은 방향으로 겹치는 두 장 사이에서는 두 절반이 합쳐져 σ/ε₀이 되어 “절반”이 사라진다. 그림 2의 사잇값이 σ/2ε₀이 아니라 σ/ε₀인 이유가 이것이다.
이 전기장이 거리에 무관하다는 점이 계단 모양의 결정적 이유다. 위 유도 어디에도 면에서 얼마나 떨어졌는지가 들어가지 않는다. 넓은 면전하가 만드는 전기장은 가까이서나 멀리서나 σ/2ε₀로 일정하다(점전하의 1/r²와 대비된다). 전기장이 일정하니 전위는 거리에 정확히 비례해 변하고, 따라서 두 장 사이 0.3 nm 구간에서 전위가 기울기가 일정한 직선(램프)으로 떨어진 뒤 바깥에서는 전기장이 0이라 완전히 평평해진다. 이 “일정 기울기 더하기 평평”의 조합이 곧 계단이다. 위 유도는 무한히 넓은 면을 가정했는데, 실제 유한한 면에서도 왜 성립하는지, 그리고 그 판단에 쓴 10⁶이라는 수가 어디서 온 것인지를 마저 정리한다.
10⁶은 (가로 크기)/(계면 폭)의 비다. 이상화가 얼마나 잘 맞는지는 “면이 절대적으로 얼마나 넓은가”가 아니라 “전기장을 재는 거리에 비해 면이 얼마나 넓은가”로 정해진다. 여기서 재는 거리는 쌍극자 내부, 즉 계면 폭의 절반인 d/2 ≈ 0.15 nm로 원자 한두 개 크기다. 한편 KPFM으로 표면을 재거나 블랭킷 박막(blanket, 패턴 없이 웨이퍼 전면에 깔린 막)과 대면적 패드를 다룰 때 면의 가로 크기는 수백 μm에 이른다. 둘의 비는 (수백 μm)/(0.3 nm) ≈ 10⁶이 되고, 이 정도면 가장자리 효과(유한한 면의 테두리 근처에서 전기장이 이상적 값을 벗어나는 현상)가 미치는 영역이 전체의 100만분의 1 수준이라 무한면과 사실상 구별되지 않는다.
| 스케일드 소자에서도 성립하는데, 그 이유가 중요하다. 무한면값 σ/2ε₀에서 벗어나는 정도(테두리에서의 부족분)는 대략 재는 거리를 면 반지름으로 나눈 (d/2)/R로 어림된다. d/2가 0.15 nm로 원자 크기이기 때문에, 반지름 R이 10 nm인 컨택이라도 편차는 약 1.5%, 100 nm면 0.15%에 그친다. 즉 이 근사가 잘 듣는 진짜 이유는 “패드가 커서”가 아니라 “계면이 원자 두께로 얇아서”다. 따라서 접합 가로가 수십 nm로 줄어드는 스케일드 소자에서도 E = σ/ε₀이고 거리에 무관하며 계단 모양이라는 결론은 그대로이고, 아래에 쓸 | VCPD | = σd/ε₀ 관계도 스케일에 상관없이 성립한다. |
그리고 전기장이 0인 곳에서는 전위가 변하지 않는다. 따라서 전위(그리고 그것을 따라가는 진공 준위)는 쌍극자를 가로지르는 동안에만 변하고 양쪽 바깥은 평평하다. 계단 모양의 정체가 바로 이것이다.
| 그림 2. 쌍극자 층의 성질. 전기장은 두 면전하 사이에만 존재하고(E = σ/ε₀) 바깥에서는 정확히 상쇄되어 0이다. 전위는 전기장이 있는 곳에서만 변하므로, 진공 준위는 쌍극자를 가로지르는 0.3 nm 남짓 구간에서 한 번에 점프하고 양쪽은 평평하다. 그림 1의 ③에 있는 계단이 이렇게 만들어진다. 계단 높이는 전위 축에서 ** | VCPD | = σd/ε₀**, 에너지 축에서 **q | VCPD | = qσd/ε₀**다. σd/ε₀가 전압 단위라는 점에 주의한다. |
이 관계식은 ②단계가 스스로 멈추는 과정임도 보여준다. 같은 간격 d에서 σ ∝ ΔV이므로, 전자가 넘어갈수록 되미는 전위차가 비례해 자란다. 그 전위차가 처음의 일함수 차이를 다 상쇄하는 순간 이동이 멎는다. 누가 멈추라고 해서가 아니라 자기제한(self-limiting)으로 끝나는 것이다.
쌍극자 안의 전기장은 33 MV/cm인데 왜 안 터지나
ΔΦ = 1 V, d = 0.3 nm를 넣으면 쌍극자 내부 전기장은 E = ΔV/d ≈ 33 MV/cm다. Si 항복 전계(0.3 MV/cm)의 약 110배, 게이트 산화막 SiO₂의 항복 전계(약 10 MV/cm)보다도 3배 이상 크다. 그런데도 아무 일이 없다. 이것은 절연막을 가로지르는 벌크 전기장이 아니라 원자 한두 층 두께 이중층 “안”의 값이기 때문이다. 가속될 거리도, 충돌시킬 격자도 없다(3편의 애벌런치와 대비된다). 계면 물리를 벌크 직관으로 재면 안 된다는 좋은 예다.
현장 포인트: 이 쌍극자가 곧 EWF를 움직이는 손잡이
지금 본 것이 W1 §06에서 다룬 “계면 쌍극자에 의한 EWF 시프트”와 정확히 같은 물리다. High-k 스택에 La₂O₃(−0.2에서 −0.4 eV)나 Al₂O₃(+0.2에서 +0.3 eV) 같은 capping을 넣는 일은, 계면에 원하는 방향의 쌍극자 층을 의도적으로 심어 진공 준위를 시프트시키는 것이다. 그런데 σ = ε₀ΔV/d로 역산해 보면 0.3 eV를 옮기는 데 필요한 면전하는 약 5.5×10¹² cm⁻², 표면 원자 180개당 1개꼴에 불과하다. EWF 튜닝이란 원자 수백 개당 하나 수준의 전하 재배치를 설계하는 일이며, 뒤집어 말하면 잔류 리간드나 표면 산화, 종단(termination) 차이 같은 “미량”의 계면 변화가 EWF를 수백 meV씩 흔드는 이유도 여기에 있다. 다만 쌍극자는 EWF를 평행이동시킬 뿐이고, 금속을 바꿔도 장벽이 따라오지 않는 pinning(기울기 S의 감소)은 별개 문제라는 W1 §06의 구분은 그대로 유효하다.
현장 포인트: 일함수는 “표면” 물성이다
VCPD가 두 표면 일함수의 차이라는 점이 실무에서 중요하다. 같은 금속이라도 결정면, 흡착종, 산화막, 거칠기에 따라 일함수가 0.5 eV 이상 달라지므로(W1 §05), VCPD 측정은 벌크가 아니라 우리가 만든 표면의 상태를 본다. ALD 금속의 표면 산화, 잔류 리간드, 종단(termination) 차이가 그대로 접촉 전위로 나타난다. W3의 C-V로 EWF를 뽑기 전에 KPFM으로 표면 일함수의 균일성을 먼저 점검하는 것이 이 때문이다.
그 전자들은 어디에 놓이는가, 밴드가 휘는 쪽이 정해지는 이유
②단계에서 옮겨간 전하는 계면 어딘가에 쌓인다. 그런데 얼마나 깊이 파고들어 쌓이는지가 물질마다 다르고, 이 차이가 “어느 쪽 밴드가 휘는가”를 결정한다. 앞의 그림 1은 금속과 금속이라 양쪽이 대칭이었지만, 3편에서 다룰 금속과 반도체의 접촉에서는 반도체 쪽만 눈에 띄게 휜다. 이유는 스크리닝, 즉 외부에서 들어온 전하를 주변 캐리어가 몰려들어 가려 없애는 작용의 길이가 다르기 때문이다(W1 §07).
- 금속의 토마스-페르미 길이 λTF ≈ 0.055 nm(Cu 기준). 자유 전자가 워낙 빽빽해서 원자 한 층도 안 되는 깊이에서 전하를 다 가려버린다.
- 반도체의 디바이 길이 LD(캐리어가 전하를 가릴 수 있는 특성 거리)는 10¹⁷ cm⁻³에서 약 12.9 nm로 금속의 약 235배다. 도핑이 낮을수록 더 길어진다(10¹⁵에서 129 nm).
그림 3. 접촉으로 옮겨간 전하의 분포. 총량은 양쪽이 같지만(전하 중성), 금속은 λTF ≈ 0.055 nm 안에 면전하로 몰아넣는 반면 반도체는 캐리어가 희박해 147 nm에 걸쳐 공간전하로 펼쳐야 같은 양이 된다. 전위는 전하가 펼쳐진 구간에서만 변하므로, 금속 쪽 밴드는 사실상 휘지 않고 반도체 쪽만 휜다. 그림에서 금속 면전하의 두께는 보이도록 크게 과장했다. 실제 축척이면 반도체 막대보다 약 2,700배 높고 얇다.
정리하면 밴드 벤딩은 “전하를 가리는 데 얼마나 넓은 공간이 필요한가”의 문제다. 금속은 순식간에 가려버리니 휠 구간 자체가 없고, 반도체는 넓은 공간을 써야 하니 그 구간에서 전위가 변하며 밴드가 휜다. 실제 숫자로 보면 금속과 반도체의 접촉(10¹⁷, W = 147 nm)에서 반도체가 내놓는 전하는 약 1.5×10¹² cm⁻²로, 이것이 147 nm 두께에 퍼져 있다. 3편의 쇼트키 장벽에서 “장벽 높이는 그대로인데 폭만 도핑으로 바뀐다”고 할 때, 그 폭이 바로 이 펼쳐진 구간이다.
세 단계는 “시간 순서”가 아니라 “논리 순서”다
그림 1을 시간에 따른 영상처럼 읽기 쉽지만, 실제로 평형에 걸리는 시간은 유전 완화 시간 τ = ρε(전하 불균형이 스스로 풀리는 데 걸리는 시간) 규모다. 계산하면 Cu는 약 10⁻¹⁹ 초, 10¹⁷ 도핑 Si도 약 81 fs(펨토초, 10⁻¹⁵초)에 불과하다. 접촉하는 순간 이미 평형이며, “전자가 흐르다가 멎는다”는 관찰 가능한 과정이 아니라 왜 그 상태가 되는지를 설명하기 위한 논리적 재구성이다. 마찬가지로 W2 전체에서 “붙이기 전 EF가 어긋나 있다”는 서술도 실험 절차가 아니라 사고의 출발점으로 읽어야 한다.
부호 정리, 에너지 축과 전위 축은 서로 뒤집혀 있다
평형에서 EF는 공통이고 Φ = Evac − EF이므로, 진공 준위는 일함수가 큰 쪽이 더 높다. 그림 1의 ③에서 A(Φ가 작음)의 진공 준위가 낮고 B(Φ가 큼) 쪽이 ΦB − ΦA만큼 위로 올라간 것이 그 결과다.
그런데 여기서 부호가 헷갈리기 시작한다. 이유는 하나다. 전자가 음전하이기 때문이다. 정전 퍼텐셜 φ(전기장이 만드는 전압 지형으로, 2편에서 자세히 다룬다)를 기준으로 하면 전자의 위치 에너지는
\[E = (-q)\varphi = -q\varphi\]즉 φ가 높은 곳에서 전자의 에너지는 오히려 낮다. 그래서 같은 상황을 “에너지 축”으로 그리느냐 “전위 축”으로 그리느냐에 따라 그림의 상하가 정확히 뒤집힌다. 밴드 다이어그램(진공 준위, EC, EF)은 모두 전자 에너지 축이고, 전압계나 전위 분포는 전위 축이라는 점을 의식하지 않으면 부호를 반대로 읽게 된다.
그림 4. 같은 접촉 상황의 두 가지 표현. 왼쪽(전자 에너지 축)에서는 B가 위이고 오른쪽(전위 축)에서는 A가 위다. 모순이 아니라 E = −qφ에 의한 상하 반전이며, 같은 사실의 두 표현이다. A가 (+)로 대전됐으므로 전위는 A가 높고(오른쪽), 전자에게는 그곳이 에너지가 낮은 자리다(왼쪽).
숫자로 확인해 보자. A를 Mo(Φ ≈ 4.6 eV), B를 Pt(Φ ≈ 5.65 eV)라 하자. 다결정 공칭값이며, 앞서 강조했듯 표면 상태에 따라 흔들린다.
| 항목 | 값 | 읽는 법 |
|---|---|---|
| qVCPD = ΦA − ΦB | −1.05 eV | 부호 (−)는 방향 정보로, A가 (+)로 대전 |
| 크기 |ΦA − ΦB| | 1.05 V | 계단의 높이 |
| 전자 흐름 | Mo → Pt | EF가 높은 쪽에서 낮은 쪽으로 |
| 진공 준위 (에너지 축) | Pt가 1.05 eV 위 | 일함수가 큰 쪽이 위 |
| 정전 퍼텐셜 (전위 축) | Mo가 1.05 V 위 | 반대 방향, E = −qφ 때문 |
| 이동한 면전하 | 1.9×10¹³ cm⁻² | 표면 원자 약 52개당 1개 |
표의 첫 줄에 붙은 부호를 조금 더 뜯어보자. VCPD의 부호는 실무에서 가장 자주 뒤집히는 값인데, 원인은 이 식이 무엇을 무엇에서 뺀 것인지가 겉으로 드러나지 않는다는 데 있다.
첫째, 이 식이 실제로 재고 있는 것은 진공 준위의 차다. 평형에서 EF는 공통이고 각 표면 바로 바깥에서 Evac = EF + Φ이므로, 두 진공 준위의 차는 EF가 지워지고 일함수 차만 남는다.
\[qV_{CPD} = E_{vac}(A) - E_{vac}(B) = \Phi_A - \Phi_B\]즉 VCPD는 전자 에너지 축(진공 준위)의 차를 q로 나눈 양이다. q로 나누는 것은 단위 변환일 뿐이다. Φ는 에너지(eV), VCPD는 전압(V)이므로 eV로 적은 수치를 그대로 V로 읽으면 된다(−1.05 eV는 −1.05 V). 그래서 Mo와 Pt에서 VCPD = −1.05 V가 뜻하는 바는 “A(Mo) 쪽 진공 준위가 B(Pt)보다 1.05 eV 낮다“는 한 문장이다. 부호가 음이면 앞에 적은 물질의 일함수가 더 작다는 뜻이고, 일함수가 작은 쪽이 전자를 내보내므로 그쪽이 (+)로 대전된다. 표 첫 줄의 “방향 정보”가 이것이다.
부호가 헷갈리는 진짜 이유: VCPD는 전위 축이 아니라 에너지 축을 따른다
VCPD가 음수라고 해서 A의 전위가 낮은 것이 아니다. 오히려 A는 (+)로 대전되었으므로 전위는 A가 더 높다. Evac = −qφ + 상수이므로 진공 준위 관계를 전위로 옮기면 부호가 한 번 뒤집혀 φA − φB = (ΦB − ΦA)/q = +1.05 V가 된다. 다시 말해 이 자료가 쓰는 VCPD(= −1.05 V)는 (φA − φB)가 아니라 그 부호를 뒤집은 것, 곧 A를 기준으로 본 B의 전위(φB − φA)와 같다. 표에서 “진공 준위는 Pt가 위”와 “정전 퍼텐셜은 Mo가 위”가 동시에 참인 이유가 바로 이 한 번의 뒤집힘이다. VCPD의 부호를 읽을 때는 그것이 에너지 축의 양임을 먼저 확인해야 한다.
둘째, 부호는 외우지 말고 세 걸음으로 복원하는 편이 안전하다. 정의가 문헌마다 달라도 다음 순서는 물리 자체이므로 흔들리지 않는다.
- 일함수가 작은 쪽(여기서는 Mo)이 전자를 내보낸다. 그래서 그쪽이 (+)
- (+)로 대전된 쪽은 전위가 높다. 그래서 φMo > φPt
- 전자 에너지는 −qφ이므로 전위가 높은 쪽의 진공 준위와 밴드는 낮다. 그래서 Evac는 Pt가 위
| 규약을 어떻게 잡든 바뀌지 않는 사실은 다섯 가지다. 크기 | ΦA − ΦB | = 1.05, 전자는 Mo에서 Pt로 이동, Mo가 (+)이고 Pt가 (−), 진공 준위는 Pt가 위, 전위는 Mo가 위. 어떤 계산이나 데이터 해석이든 이 다섯 가지와 어긋나면 부호를 잘못 읽은 것이다. |
| 셋째, 측정에서 부호가 정해지는 방식은 조금 다르다. 두 물질 사이(또는 프로브와 시료 사이) 간극의 전기장을 0으로 만들려면 외부에서 **크기 | ΦA − ΦB | /q = 1.05 V의 전압을 걸어 내장된 전위차를 상쇄해야 한다. 크기는 이렇게 물리가 정하지만, **부호는 그 전압을 어느 쪽에 걸었는지, 즉 배선과 정의가 함께 정한다. 그래서 장비 출력의 부호는 물리만으로는 결정되지 않는다. |
현장 포인트: 부호 규약은 “확인”하는 것이 아니라 “측정”하는 것
KPFM 데이터를 읽을 때 부호를 놓치면 어느 쪽 일함수가 큰지를 반대로 해석하게 된다. 장비와 문헌마다 VCPD를 프로브 기준(Φtip − Φsample)으로 정의하기도 하고 시료 기준으로 정의하기도 하며, 인가 전압의 부호까지 겹치면 규약이 두 번 뒤집힐 수 있다. 매뉴얼을 믿기보다 일함수를 아는 표준 시료로 한 번 재보는 것이 가장 확실하다. 예컨대 Au(약 5.1 eV)와 Al(약 4.3 eV)을 같은 조건에서 측정해 부호가 예상 방향으로 나오는지 확인하면 그 장비의 규약이 실험적으로 확정된다. EWF를 수십 meV 단위로 비교하는 작업에서는 절대값 정확도보다 부호와 기준의 일관성이 결과를 좌우한다.
1편 정리
- 평형에서 EF는 평평하고, 그 대가로 진공 준위와 밴드가 휜다. 휘어진 양이 내장 전위다.
- 대전 부호는 전자 수지가 정한다. 일함수가 작은 쪽이 전자를 내보내 (+)가 되고, 큰 쪽이 (−)가 된다.
- 옮겨가는 전하는 표면 원자 수십 개당 하나 수준으로 극히 적다. 벌크는 그대로이고 계면만 재배치된다.
- 면전하 한 장의 전기장 σ/2ε₀는 거리에 무관하다. 그래서 쌍극자를 가로지르는 동안에만 전위가 변하고 바깥은 평평해져 계단이 만들어진다.
- VCPD의 부호는 에너지 축을 따른다. 전위 축과는 상하가 뒤집힌다는 점을 늘 확인해야 한다.
- 밴드가 휘는 쪽은 스크리닝 길이가 정한다. 금속은 0.055 nm에서 다 가리므로 휘지 않고, 반도체는 수십에서 수백 nm에 걸쳐 가리므로 그 구간에서 휜다.
다음 2편에서는 이 밴드 벤딩의 교과서적 사례인 pn 접합을 다룬다. 내장 전위와 공핍폭이 도핑으로 어떻게 움직이는지, 그리고 왜 공핍층이 곧 커패시터인지를 본다.
참고문헌
- D. A. Neamen, Semiconductor Physics and Devices, 4th ed., McGraw-Hill. Ch. 7에서 9까지(pn Junction, Metal-Semiconductor Contacts).
- S. M. Sze & M. K. Lee, Semiconductor Devices: Physics and Technology, 3rd ed., Wiley. Ch. 3 (Metal-Semiconductor Contacts).
그림은 모두 인라인 SVG이며, 수치 주장은 독립 재계산으로 검증했다.
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