Device Physics for Metal ALD · W2 — 두 물질을 붙이면 밴드가 휜다 (3) 쇼트키 장벽과 오믹 컨택

• 금속과 반도체의 접촉, 같은 접촉 다른 운명
• 세 가지 전송 방식, 도핑이 정한다
  • E00이란 무엇인가, 터널링의 쉬움을 재는 척도
  • 같은 터널링, 다른 이름인 제너 항복
• 컨택 비저항, 왜 도핑이 유일한 레버인가
• W2 전체 요약과 다음 주로 이어지는 실
• 이해도 점검, 퀴즈 10문항
• Supplementary, 수식 정리
  • S1. Schottky-Mott 관계와 pinning
  • S2. 터널링 특성 에너지 E00
  • S3. 컨택 비저항 (FE 영역)
  • S4. 열전자 방출 (TE 영역, 쇼트키)

1편에서 두 물질을 붙이면 밴드가 휜다는 것을, 2편에서 그 전형적 사례인 pn 접합을 보았다. 이번 3편은 우리 일과 직결되는 접촉, 곧 금속과 반도체의 접촉이다.

되짚어 둘 것은 두 가지다. 공핍층은 이동 가능한 캐리어가 없고 이온화된 도펀트만 남은 영역이며, 그 폭 W는 도핑이 높을수록 √(1/N)로 얇아진다. 일함수 Φ는 진공 준위에서 E_F까지의 거리다.

이번 편에서 답할 질문은 이렇다.

• 같은 금속과 반도체 조합인데 왜 어떤 건 다이오드(쇼트키)가 되고 어떤 건 저항(오믹)이 되는가
• 우리가 증착한 금속의 저항이 높게 측정될 때, 그 절반은 왜 컨택 문제인가
• 컨택 저항을 낮추는 레버가 왜 금속이 아니라 도핑인가

---

금속과 반도체의 접촉, 같은 접촉 다른 운명

같은 금속과 반도체 조합인데 도핑에 따라 다이오드가 되기도 하고 저항이 되기도 한다. 이상적인 경우(pinning 없음, W1 §06) 장벽 높이는 Schottky-Mott 관계로 정해진다.

\[\Phi_{Bn} = \Phi_M - \chi_S \qquad (\text{n형 기준, 전자 장벽})\]

여기서 Φ_M은 금속 일함수, χ_S는 전자친화도(반도체의 진공 준위에서 전도대 바닥 E_C까지의 거리, W1 §05)다. 즉 쇼트키 장벽 높이는 “금속이 전자를 붙잡는 세기”에서 “반도체가 전자를 받는 자리의 높이”를 뺀 값이다.

그림 1. 장벽 높이 Φ_Bn은 둘 다 같다. 차이는 장벽의 폭이다. 저농도(왼쪽)에서는 공핍층이 넓어 전자가 장벽을 넘어야 하고(열전자 방출, 정류성은 한 방향으로만 전류가 잘 흐르는 성질이며 쇼트키 다이오드가 된다), 고농도 n⁺(오른쪽)에서는 공핍층이 얇아져 전자가 뚫고 지나간다(터널링, 비정류성은 양방향으로 대칭적으로 흐르는 성질이며 오믹 컨택이 된다). 도핑이 다이오드와 저항의 운명을 가른다.

현장 포인트: 오믹 컨택은 “장벽을 없애는” 게 아니다

W1 §06에서 봤듯 Si의 pinning factor는 S ≈ 0.08이라 금속을 바꿔도 장벽 높이가 거의 변하지 않는다. 그래서 오믹 컨택은 장벽을 낮추는 것이 아니라 얇게 만들어 터널링시키는 것이다. 그 수단이 금속 옆 반도체의 축퇴 도핑(10²⁰ cm⁻³ 이상)이다¹. 금속을 아무리 잘 증착해도 하부 도핑이 낮으면 컨택 저항은 내려가지 않는다. W1 §04에서 예고한 그 이야기다.

---

세 가지 전송 방식, 도핑이 정한다

전자가 장벽을 통과하는 방식은 도핑 농도, 정확히는 터널링 특성 에너지 E₀₀에 따라 셋으로 나뉜다². E₀₀은 도핑이 높을수록 커지고, 이를 kT와 비교한다.

영역	조건	전송 방식	도핑 (Si, 대략)
TE (열전자 방출)	E00 ≪ kT	장벽을 넘음, 정류성(쇼트키)	10¹⁷ cm⁻³ 미만
TFE (열전자 전계)	E00 ≈ kT	일부 넘고 일부 뚫음	10¹⁸에서 10¹⁹
FE (전계 방출)	E00 ≫ kT	완전히 뚫음, 오믹	10²⁰ cm⁻³ 이상

상온에서 E₀₀ = kT가 되는 도핑은 약 4.3×10¹⁸ cm⁻³다. 그 위로 갈수록 터널링이 지배한다.

E₀₀이란 무엇인가, 터널링의 쉬움을 재는 척도

E₀₀은 이름이 어렵지만 뜻은 단순하다. 전자가 이 장벽을 터널링으로 얼마나 쉽게 뚫을 수 있는가를 에너지로 나타낸 값이다. E₀₀이 클수록 터널링이 쉽다. 세 가지만 알면 된다.

• E₀₀ ∝ √N_D. 도핑이 높을수록 공핍층이 얇아지고(2편 그림 3), 얇은 장벽은 뚫기 쉬우므로 E₀₀이 커진다. 도핑을 100배 올리면 E₀₀은 10배가 된다.
• 비교 대상은 kT. 전자가 장벽을 넘는 데 쓸 수 있는 열에너지가 kT다(상온 25.9 meV). E₀₀(터널링의 쉬움)과 kT(넘기의 쉬움)를 견주어 어느 경로가 우세한지를 판단한다.
• E₀₀은 온도와 무관하다. 도핑과 유효질량, 유전율로만 정해진다. 이 점이 뒤에서 전송 영역을 실험적으로 구분하는 열쇠가 된다.

그림 2. E₀₀과 kT의 경쟁이 전송 영역을 가른다. E₀₀이 kT선(빨강) 아래면 터널링이 열에너지보다 약해 전자가 장벽을 넘고(TE, 쇼트키), 위면 터널링이 우세해 뚫는다(FE, 오믹). 그 사이(E₀₀ ≈ kT, N ≈ 4.3×10¹⁸)가 둘이 섞이는 TFE다. 도핑 하나로 다이오드와 저항이 갈리는 이유가 이 교차점에 있다.

현장 포인트: 온도 의존성으로 전송 영역을 진단한다

세 영역은 온도를 바꿔가며 컨택 저항을 재면 실험적으로 구분된다. TE(넘기)는 열에너지에 의존하므로 ρ_c ∝ exp(Φ_B/kT)로 온도에 강하게 변한다. 반면 FE(뚫기)는 E₀₀이 온도와 무관하므로 ρ_c ∝ exp(Φ_B/E₀₀)이 온도에 거의 변하지 않는다. TFE는 그 중간의 약한 의존성을 보인다. 그래서 컨택을 개발할 때 ρ_c의 온도 기울기를 보면, 우리가 만든 컨택이 “아직 넘고 있는지(도핑 부족)” “제대로 뚫고 있는지(오믹 달성)”를 판정할 수 있다. 상온 측정값 하나만으로는 알 수 없는 정보다.

같은 터널링, 다른 이름인 제너 항복

방금 배운 터널링(전자가 얇은 장벽을 뚫는 것)은 컨택에만 나타나는 현상이 아니다. 역바이어스를 건 pn 접합에서 똑같은 일이 벌어지면 그것을 제너 항복이라 부른다. 물리는 하나다. 장벽이 충분히 얇으면 전자가 뚫는다.

역방향 항복에는 두 가지 서로 다른 메커니즘이 있고, 이 둘을 구분하는 것이 핵심이다.

그림 3. 두 항복 메커니즘. 제너(왼쪽)는 고농도라 밴드가 급경사이고 공핍층이 얇아, 가전자대 전자가 수평으로 전도대에 직접 터널링한다(band-to-band tunneling). 앞에서 배운 그 터널링이다. 애벌런치(오른쪽)는 저농도라 공핍층이 넓고, 그 안에서 가속된 전자가 격자와 충돌해 전자 정공쌍을 만들고, 그것이 다시 가속되어 연쇄 증배된다. 완전히 다른 물리다.

	제너 (터널링)	애벌런치 (충돌 이온화)
물리	밴드투밴드 직접 터널링	고전계 가속 후 충돌하여 연쇄 증배
필요 조건	얇은 장벽 (양측 고농도)	넓은 공핍층 (저농도)
항복 전압	낮음 (대략 4Eg/q ≈ 4.5 V 미만)	높음 (대략 6Eg/q ≈ 6.7 V 초과)
온도 계수	음(−). 온도가 오르면 Eg가 낮아져 터널링이 쉬워지고 BV가 내려간다	양(+). 온도가 오르면 포논 산란이 늘어 가속을 방해하고 BV가 올라간다

표의 마지막 줄이 실무의 판별법이다. 항복 전압의 온도 계수 부호를 재면 어느 메커니즘인지 알 수 있다. 음수면 제너(터널링), 양수면 애벌런치다. 앞에서 “E₀₀은 온도 무관, kT는 온도 의존”으로 전송 영역을 구분했던 것과 같은 발상이다. 온도를 흔들어 물리를 가려내는 것이 반도체 특성 평가의 반복되는 기법이다.

항복 전계는 상수가 아니다

“Si 항복 전계는 약 0.3 MV/cm”라는 값을 상수처럼 외우기 쉽지만, 임계 전계는 도핑이 높을수록 커진다. 공핍층이 얇으면 전자가 충돌 전에 빠져나가므로 애벌런치를 일으키려면 더 센 전계가 필요하다. Sze의 근사로는 10¹⁶에서 약 0.4 MV/cm, 10¹⁹에서 약 0.95 MV/cm로 2배 이상 변한다. 2편의 E_max 계산을 “0.3 MV/cm면 무조건 항복”으로 해석하면 안 되는 이유다. 고농도 접합은 더 센 전계를 견딘다.

현장 포인트: GIDL, 제너의 또 다른 얼굴

제너 항복(밴드투밴드 터널링, BTBT)은 다이오드에만 있는 것이 아니다. MOSFET에서 게이트와 드레인이 겹치는 영역에 강한 전계가 걸리면 같은 BTBT가 일어나, 트랜지스터가 꺼져 있어도 드레인에서 누설 전류가 흐른다. 이것이 GIDL(Gate-Induced Drain Leakage)이며, DRAM 셀 트랜지스터의 off 누설과 리텐션 열화의 주범이다. W1 §04에서 “DRAM 리텐션이 온도에 민감하다”고 한 이야기, 2편에서 “고농도 접합일수록 전계가 세다”고 한 이야기가 여기서 하나로 만난다. 드레인 도핑 프로파일과 게이트 오버랩을 설계하는 일이 곧 BTBT를 억제하는 일이며, W6에서 정면으로 다룬다.

---

컨택 비저항, 왜 도핑이 유일한 레버인가

컨택의 품질은 비접촉저항 ρ_c(단위 Ω·cm²)로 잰다²³. 터널링 영역(FE)에서 ρ_c는 다음에 지배된다.

\[\rho_c \propto \exp\!\left( \frac{\Phi_{Bn}}{E_{00}} \right), \qquad E_{00} \propto \sqrt{N_D}\]

지수 안에 √N_D가 있으므로 도핑을 올리면 ρ_c가 지수적으로 떨어진다. 반면 장벽 높이 Φ_Bn은 pinning 때문에 금속을 바꿔 낮추기 어렵다. 그래서 도핑이 유일하게 잘 듣는 레버다.

그림 4. 컨택 비저항의 도핑 의존성. 10¹⁸에서 10²⁰으로 100배 도핑하면 ρ_c가 약 10⁸배 떨어진다. 세 곡선은 장벽 높이별인데, 장벽을 0.8에서 0.4 eV로 낮추는 것보다 도핑을 두 자릿수 올리는 것이 훨씬 효과적임을 보여준다. pinning으로 장벽을 못 낮추는 Si에서, 도핑이 유일하게 잘 듣는 레버인 이유다.

왜 10¹⁹배가 아니라 10⁸배인가, 점근식을 벗어난 영역

아래 S3의 ρ_c ∝ exp(Φ_Bn/E₀₀)에 그림 2의 값을 그대로 넣으면 함정에 빠진다. Φ_Bn = 0.6 eV이고 E₀₀이 10¹⁸에서 12.5 meV, 10²⁰에서 124 meV이므로 지수 Φ_Bn/E₀₀은 48에서 4.8로 줄고, 그 차이만 보면 ρ_c가 약 10¹⁹배 떨어져야 한다. 그림의 10⁸배와 10자릿수나 어긋난다. 원인은 exp(Φ/E₀₀)이 순수 FE(완전 터널링, E₀₀ ≫ kT) 극한에서만 성립하는 점근식(어떤 극한에 다가갈 때만 맞아 들어가는 근사식)이라는 데 있다. 10¹⁸ 부근은 아직 TFE(넘기와 뚫기가 섞인 영역)여서 전자가 열에너지의 도움도 받으므로, 유효 지수의 분모가 E₀₀이 아니라 E₀₀coth(E₀₀/kT)로 커진다. 반대로 E₀₀이 kT보다 훨씬 작으면 이 값이 kT로 수렴해 도핑 의존이 사라지는 TE 극한이 된다. 이 보정을 넣으면 10¹⁸에서 10²⁰으로 가는 감소는 19자릿수가 아니라 7자릿수 수준으로 줄어, 그림 4가 보여주는 약 8자릿수와 자릿수가 맞는다(남은 1자릿수 차이의 출처는 아래에서 따로 짚는다). 점근식은 그 점근이 성립하는 영역(여기서는 10²⁰ 이상의 순수 FE)에서만 정량적으로 쓸 수 있다는 것을 기억해 두면, 뒤 주차에서 터널링과 방출식을 다룰 때 같은 함정을 피한다.

이 문단의 숫자들이 어디서 나왔는지 한 줄씩 따라가 보자. 값을 외우기보다 어떤 양에서 어떤 양이 파생되는지를 보면, 나중에 도핑이나 장벽이 바뀌었을 때 직접 다시 계산할 수 있다.

• Φ_Bn = 0.6 eV. 그림 4의 가운데 곡선에 붙은 값이다. Si는 pinning 때문에 금속을 바꿔도 장벽이 대략 0.5에서 0.7 eV에 머무르므로, 그 중간을 대표값으로 잡은 것이다.
• E₀₀ = 12.5 meV(10¹⁸), 124 meV(10²⁰). 그림 2에서 읽은 값이다. E₀₀ ∝ √N_D이므로 도핑이 100배면 E₀₀은 √100 = 10배가 되고, 실제로 12.5에서 124로 거의 정확히 10배다.
• 지수 48과 4.8. 그냥 나눗셈이다. 0.6 eV ÷ 0.0125 eV = 48, 0.6 eV ÷ 0.124 eV = 4.8이다. 단위를 eV로 맞춰야 한다. meV를 그대로 넣으면 1000배 틀린다.
• “약 10¹⁹배”. 두 지수의 차 48 − 4.8 = 43.2가 자연로그 기준이라는 데 주의해야 한다. 자릿수(상용로그)로 바꾸려면 ln10 ≈ 2.303으로 나눈다. 43.2 ÷ 2.303 ≈ 18.8자릿수다. 그래서 “약 10¹⁹배”다.
• kT = 25.9 meV. 300 K에서의 열에너지다. E₀₀을 이 값과 견주어 TE와 TFE와 FE 영역을 가른다.
• 보정된 분모 E₀₀coth(E₀₀/kT). 10¹⁸에서는 E₀₀/kT = 12.5/25.9 = 0.48이고 coth(0.48) ≈ 2.23이므로 분모가 12.5에서 27.8 meV로 두 배 이상 커진다. 10²⁰에서는 E₀₀/kT = 4.8이라 coth ≈ 1.000이어서 분모가 124.5 meV로 사실상 그대로다. 보정은 저도핑 쪽에서만 크게 작동한다.
• “7자릿수”. 보정된 지수는 0.6/0.0278 = 21.6과 0.6/0.1245 = 4.8이고, 차 16.8을 2.303으로 나누면 7.3자릿수다.

ND (cm⁻³)	E00	E00/kT	보정 분모 E00coth(E00/kT)	지수 ΦBn/분모
10¹⁸	12.5 meV	0.48	27.8 meV	21.6 (보정 전 48)
10²⁰	124 meV	4.8	124.5 meV	4.8 (보정 전 4.8)
감소폭, 보정 전(순수 FE 점근)				18.8자릿수
감소폭, 보정 후(지수만 고친 추정)				7.3자릿수
감소폭, 그림 4의 TE+FE 모델 곡선				8.4자릿수

보정 분모가 10¹⁸에서 27.8 meV라는 것은 그 자체로 물리를 말해 준다. 이 값은 kT = 25.9 meV보다 7 % 남짓 클 뿐이다. 즉 10¹⁸에서는 지수의 분모가 거의 kT여서, 전류가 아직 열에너지로 장벽을 넘는 쪽에 크게 기대고 있다는 뜻이다. 도핑을 올려도 분모가 kT 아래로는 내려가지 않으므로 ρ_c가 도핑에 둔감한 평탄 구간이 생기고, 이것이 그림 4에서 10¹⁸ 왼쪽의 수평한 부분이다. 반대로 10²⁰에서는 분모가 E₀₀과 같아져 도핑이 그대로 지수에 실리고, 곡선이 가파르게 떨어진다.

마지막으로 7.3자릿수와 8.4자릿수의 차이를 정직하게 짚어 둔다. coth 보정은 지수만 고친 것이고, 실제 ρ_c 식에는 지수 앞에 붙는 계수(prefactor)도 있어 도핑과 온도에 따라 함께 변한다. 그림 4의 곡선은 그 계수까지 포함한 TE+FE 모델을 그린 것이라 8.4자릿수가 나온다. 따라서 “100배 도핑에 8자릿수 안팎”이 자릿수 수준의 결론이고, 이 문단의 손계산은 19자릿수가 왜 틀렸는지를 보이기 위한 어림으로 읽는 것이 맞다. 이런 종류의 추정에서는 지수의 분모가 무엇인지가 자릿수를 지배하고, 계수는 그보다 작은 보정이다.

현장 포인트: 컨택 저항의 예산 배분

측정된 컨택 저항 R_c는 ρ_c를 접촉 면적으로 나눈 값이다. 소자가 미세해지면 접촉 면적이 줄어 R_c가 커진다. 그래서 첨단 노드는 ρ_c를 10⁻⁹ Ω·cm² 수준까지 요구한다. 이를 맞추는 세 가지 손잡이가 있다. (1) 도핑 극대화로 가장 큰 레버다. (2) 계면 de-pinning으로 장벽을 낮추는 것인데(W1 §06에서 본 Fermi-level pinning을 “풀어” 유효 장벽을 낮춘다), 얇은 계면층을 끼우는 MIS 컨택(metal-insulator-semiconductor, 금속과 반도체 사이 1 nm 내외 절연층을 넣어 MIGS 침투를 차단)이 그 방법이다. (3) 실리사이드(금속과 Si가 반응해 만든 금속 규소 화합물로 TiSi₂, NiSi, CoSi₂ 등이 있으며 균일하고 재현성 있는 낮은 장벽 계면을 준다)로 계면을 형성하는 것이다. 우리가 증착하는 금속과 배리어는 (2)와 (3)에 관여하지만, (1)이 없으면 아무것도 안 된다. “컨택은 금속만의 문제가 아니다”가 이 장의 결론이다.

---

W2 전체 요약과 다음 주로 이어지는 실

• 평형에서 E_F는 평평하고 밴드가 휜다. 휘어진 양이 내장 전위다.
• pn 접합의 공핍층은 저농도 쪽으로 뻗는다. 고농도면 얇아진다.
• 금속과 반도체 접촉에서 장벽 높이는 같아도 폭이 도핑으로 바뀐다. 넓으면 쇼트키(정류), 얇으면 오믹(터널링).
• Si는 pinning(S ≈ 0.08) 때문에 금속으로 장벽을 못 낮춘다. 오믹 컨택은 축퇴 도핑으로 장벽을 얇게 만드는 것이다.
• ρ_c ∝ exp(Φ_B/√N_D)이므로 도핑이 유일하게 잘 듣는 레버다. 100배 도핑에 ρ_c가 약 10⁸배 감소한다.

W3 예고. 금속과 유전체와 반도체를 쌓은 MOS 커패시터를 다룬다. W1의 EWF, W2의 밴드 벤딩이 여기서 하나로 합쳐진다. 축적과 공핍과 반전, C-V 곡선, 그리고 EWF를 실제로 측정하는 법(V_FB 대 EOT)을 배운다.

---

이해도 점검, 퀴즈 10문항

W2 세 편 전체를 대상으로 한다.

1. 평형 상태의 pn 접합에서 E_F는 평평하다. 그렇다면 무엇이 내장 전위를 만드는가?

정답 확인

E_F를 평평하게 맞추기 위해 밴드(E_C, E_V)가 휘어야 하고, 그 휘어진 양이 곧 qV_bi다. 내장 전위는 밴드 벤딩의 결과지 E_F의 기울기가 아니다.

2. p⁺n 접합(N_a = 10¹⁸이 N_d = 10¹⁵보다 훨씬 큼)에서 공핍층은 주로 어느 쪽으로 뻗는가?

정답 확인

저농도 쪽(n)으로 뻗는다. 전하 중성 N_ax_p = N_dx_n 때문에, 이온이 성긴 저농도 쪽이 더 넓게 펼쳐져야 같은 전하량을 만든다.

3. 같은 금속과 같은 반도체인데, 하나는 쇼트키 다이오드가 되고 하나는 오믹 컨택이 되었다. 무엇이 달랐나?

정답 확인

반도체의 도핑 농도다. 장벽 높이는 같지만, 고농도면 공핍층(장벽 폭)이 얇아져 전자가 터널링하므로 오믹이 된다. 저농도면 넘어야 하므로 쇼트키가 된다.

4. “오믹 컨택은 장벽 높이를 0으로 만든 것”이라는 설명은 왜 부정확한가?

정답 확인

Si는 pinning(S ≈ 0.08)으로 장벽 높이가 금속에 거의 변하지 않는다. 오믹 컨택은 장벽을 없앤 게 아니라 얇게 만들어 터널링시킨 것이다. 높이는 그대로다.

5. E₀₀이 kT보다 훨씬 큰 컨택은 어떤 전송 영역이고, 정류성이 있는가?

정답 확인

FE(전계 방출)이며 순수 터널링이다. 전자가 장벽을 뚫고 양방향으로 잘 흐르므로 비정류성, 즉 오믹이다. Si에서 대략 10²⁰ cm⁻³ 이상이다.

6. 컨택 도핑을 10¹⁸에서 10²⁰으로 100배 올렸다. ρ_c는 대략 어떻게 변하나?

정답 확인

약 10⁸배 감소한다. ρ_c ∝ exp(Φ_B/E₀₀)이고 E₀₀ ∝ √N_D이므로, 지수 안이 크게 줄어 지수적으로 떨어진다.

7. 장벽을 0.8에서 0.4 eV로 낮추는 것과 도핑을 두 자릿수 올리는 것 중 ρ_c에 더 효과적인 쪽은?

정답 확인

일반적으로 도핑이다(그림 4). 게다가 Si는 pinning으로 장벽을 마음대로 못 낮춘다. 그래서 실무의 1순위 레버가 도핑이다.

8. 금속을 완벽하게 증착했는데도 컨택 저항이 목표에 못 미친다. 가장 먼저 의심할 것은?

정답 확인

하부 반도체의 도핑 농도와 활성화다. ρ_c는 도핑에 지수적으로 의존하므로, 금속 품질보다 도핑 부족이 병목인 경우가 많다. "컨택은 금속만의 문제가 아니다."

9. 측정된 컨택 저항 R_c가 소자 미세화로 증가했다. ρ_c가 나빠진 것인가?

정답 확인

꼭 그렇지 않다. R_c는 ρ_c를 면적으로 나눈 값이므로, 접촉 면적이 줄어도 R_c는 커진다. 그래서 미세 노드일수록 ρ_c 목표 자체가 더 낮아진다.

10. MIS 컨택(금속과 반도체 사이 1 nm 절연층)은 절연층을 넣었는데 왜 저항이 내려갈 수 있나?

정답 확인

얇은 절연층이 MIGS의 침투를 차단해 Fermi-level de-pinning을 일으켜 유효 장벽을 낮춘다(W1 §06). 터널링으로 잃는 저항보다 de-pinning으로 얻는 이득이 크면 순이득이다.

---

Supplementary, 수식 정리

S1. Schottky-Mott 관계와 pinning

\[\Phi_{Bn} = \Phi_M - \chi_S \quad(\text{이상}), \qquad \Phi_{Bn} = S(\Phi_M - \chi_S) + (1-S)\Phi_{CNL} \quad(\text{실제})\]

pinning factor S는 W1 S4의 Mönch 식으로 추정된다. Si에서 S ≈ 0.08이다.

S2. 터널링 특성 에너지 E₀₀

\[E_{00} = \frac{q\hbar}{2}\sqrt{ \frac{N_D}{m^* \varepsilon_s} }\]

E₀₀과 kT의 비가 전송 영역을 정한다. E₀₀/kT가 1보다 훨씬 작으면 TE, 1 근처면 TFE, 1보다 훨씬 크면 FE다. 상온 Si에서 E₀₀ = kT가 되는 도핑은 약 4.3×10¹⁸ cm⁻³다.

S3. 컨택 비저항 (FE 영역)

\[\rho_c \propto \exp\!\left( \frac{\Phi_{Bn}}{E_{00}} \right) \propto \exp\!\left( \frac{\Phi_{Bn}}{\sqrt{N_D}} \cdot \text{const} \right)\]

√N_D가 분모에 있어 도핑이 지수적으로 강력하다. 이것이 축퇴 도핑을 쓰는 근본 이유다. 단, 이 지수식은 E₀₀이 kT보다 훨씬 큰 순수 FE 극한의 점근형이라, 10¹⁸에서 10¹⁹의 TFE 영역에서는 유효 분모가 E₀₀coth(E₀₀/kT)로 커져 도핑 의존이 완만해진다. 이 식을 그 구간에 그대로 대입하면 감소폭을 크게 과대평가하므로 주의한다(위 그림 4 아래 설명 참조).

S4. 열전자 방출 (TE 영역, 쇼트키)

\[J = A^* T^2 \exp\!\left( -\frac{\Phi_{Bn}}{kT} \right)\left[ \exp\!\left( \frac{qV}{kT} \right) - 1 \right]\]

저농도 컨택의 정류 특성, 곧 다이오드 방정식이다. A*는 유효 리처드슨 상수(단위 온도의 제곱과 면적당 열전자 방출 전류의 비례상수로, 반도체의 유효질량이 클수록 커진다)다. 이 지수 정류항이 쇼트키 다이오드의 I-V를 만든다.

---

아래 각주에 이 편의 출처를 정리해 두었다.