특허 읽기: '다중 패터닝 프로세스에서 원자층 증착을 사용한 스페이서 프로파일 제어' (10-2020-0105531)
들어가면서
세계 반도체 산업에서 시장 점유율 10위권 안에 들어가는 장비 업체중에 하나인 램리서치 (Lam Research). 예전에 지원했다가 서류에서 떨어졌던 기억이 있다…. 엉엉….
식각, 세정, 증착 장비들이 주력 제품으로 알려져있다. 최근에는 용인에 R&D 센터를 세운다는 이야기가 기사로 나오기도 했다. 지금 보려는 특허는 패터닝 과정중 원자층증착법(ALD)을 이용해 SiO2 스페이서 증착 제어와 관련된 특허로 추정된다. 2019년 1월 22일에 국제 출원이 진행됐고, 국제 공개는 2019년 8월 1일, 국내 공개는 2020년 9월 7일로 나와있다. 미국 특허인 US 15/881,506 특허로부터 우선권 주장 출원을 진행했다고 나온다. 미국 회사라서 그런지 미국에서 출원된 특허에서 우선권 주장을 했나보다.
총 22개 청구항에서 몇 개나 살아남을지, 어떻게 합쳐지거나 보완해서 대응 의견을 낼지 궁금하다. 장비 특허들은 아직 눈에 익질 않아서 큰 틀이 잘 안잡히는 기분인데 이것도 연습이 필요한가보다.
TOC는 다음과 같다.
다중 패터닝 프로세스에서 원자층 증착을 사용한 스페이서 프로파일 제어 (Spacer Profile Control Using Atomic Layer Deposition in a Multiple Patterning Process)
| 발명의 명칭 | 다중 패터닝 프로세스에서 원자층 증착을 사용한 스페이서 프로파일 제어 |
|---|---|
| 출원번호 | 10-2020-0105531 |
| 등록번호 | 공개 |
| DOI | https://doi.org/10.8080/1020207024516 |
요약
특허공보 맨 처음에는 특허 서지정보와 발명의 간단한 설명, 대표도면이 나온다.
원자층증착법을 사용하는 스페이서 프로파일 제어 방법과 장치에 대한 내용을 다루는 특허로 보인다. 제1 두께/제2 두께 스페이서를 언급하는걸로 봐선 각 스페이서마다 공정 조건에 차이가 있는 것 같다. 스페이서별로 온도나 RF 파워에 차이를 둬서 막질을 다르게 증착시켜 에칭 공정에 대응하기 위한 내용이 아닐까 추측해본다. 약간 느낌이 튀김옷 입혀서 튀겨낸 치킨 같단 생각이 들었다. 겉바속촉?
청구범위
심사 청구항은 총 22개로, 등록 특허가 아니라서 삭제된 청구항은 없다. 이번 특허도 심사 청구항들의 종속 관계와 내용 요약을 다음과 같이 대략적으로 분류해보았다. 역시나 이것도 정확한건 아니고 그냥 내 임의적인 판단이다. 청구항을 구조화해서 살펴보며 어떤 의미를 가지며 서로 얽혀있는지 전체적인 그림을 파악하는게 목적이다.
- 1: 플라즈마 챔버에서 패터닝된 코어 재료/기판에 ALD를 이용하여 SiO2 스페이서 층을 제1 두께/제2 두께로 증착, 복수의 스페이서들은 타깃 층의 마스크 역할을 하며 코어 재료 에칭 단계를 포함
- 2: 제2 산화 조건 - (1) 산화 시간, (2) RF 전력, (3) 기판 온도 세 가지중 하나 이상이 제1 산화 조건과 상이함
- 3: 산화 시간 - 제1 산화 조건 ~0.5s / 제2 산화 조건 ~5s
- 4: RF 전력 - 제1 산화 조건 ~100W / 제2 산화 조건 ~10000W
- 5: 기판 온도 - 제1 산화 조건 ~0℃ / 제2 산화 조건 ~100℃
- 6: 청구항 2~4까지의 내용들에 대한 추가 설명 - 산화 조건은 산화 시간 및 RF 전력을 포함, 제2 산화 조건이 제1 산화 조건보다 더 큰 값을 갖는다
- 7: 청구항 2~4까지의 내용들에 대한 추가 설명 - 산화 조건은 산화 시간 및 RF 전력을 포함, 제2 산화 조건이 제1 산화 조건보다 더 작은 값을 갖는다
- 8: 청구항 5에 대한 추가 설명 - 산화 조건은 산화 온도를 포함, 제2 기판 온도는 제1 기판 온도와 상이함
- 9: 기판 지지부의 온도를 제1 기판 온도에서 제2 기판 온도로 램핑(ramping)하는 단계를 포함
- 10: 제1 항이나 제9항 중에서, 스페이서 증착, 코어재료 에칭 단계 사이에 진공 파괴(vacuum break)를 도입하지 않고 플라즈마 챔버에서 발생
- 11: 제1 항이나 제9항 중에서, 플라즈마 챔버 암력 ~1mTorr 내지 ~100mTorr
- 12: 제1 항이나 제9항 중에서, 코어 재료 에칭 단계 전에 SiO2 스페이서 층 일부를 에칭하는 단계를 더 포함
- 13: 제1 항이나 제9항 중에서, X와 Y는 서로 다른 정수값
- 13-1: 제1 두께 스페이서 증착 단계 - (1) 실리콘 함유 전구체 노출, (2) 산화 조건 하에서 산화제의 플라즈마 노출 단계 사이클들을 X회 적용
- 13-2: 제2 두께 스페이서 증착 단계 - (1) 실리콘 함유 전구체 노출, (2) 산화 조건 하에서 산화제의 플라즈마 노출 단계 사이클들을 Y회 적용
- 14: 각 산화 조건에 산화 시간 포함, 제1 산화 시간은 X회 사이클에 걸쳐 점진적으로 변화, 제2 산화 시간은 Y회 사이클에 걸쳐 점진적으로 변화
- 15: 각 산화 조건에 RF 전력 포함, 제1 RF 전력은 X회 사이클에 걸쳐 점진적으로 변화, 제2 RF 전력은 Y회 사이클에 걸쳐 점진적으로 변화
- 16: 산화제의 플라즈마 노출 단계는 SiO2 스페이서 층을 형성하도록 실리콘 함유 전구체의 공급을 변환하는 것을 포함 (제1/제2 공통)
- 17: 제1 항이나 제9항 중에서, 산화제 - 산소가스 포함
- 18: 제1 항이나 제9항 중에서, 코어 재료 - spin-on carbon, diamond-like carbon, gapfill ashable hard mask
- 19: 제1 항이나 제9항 중에서, 복수의 스페이서들 각각의 상부 부분은 경사를 갖고, 경사는 제1 or 제2 산화 조건에 적어도 부분적으로 종속
- 9: 기판 지지부의 온도를 제1 기판 온도에서 제2 기판 온도로 램핑(ramping)하는 단계를 포함
- 2: 제2 산화 조건 - (1) 산화 시간, (2) RF 전력, (3) 기판 온도 세 가지중 하나 이상이 제1 산화 조건과 상이함
- 20: 복수의 SiO2 스페이서들의 경사 제어를 위한 장치
- 20-1: 플라즈마 챔버 - 챔버에 커플링되고 RF 전력을 전달하도록 구성된 RF 전력 공급부, 기판 지지부, 제어기 포함
- 20-2: 제어기는, 플라즈마 챔버에서
- ALD에 의해 제1 스페이서 증착 인스트럭션 -실리콘 함유 전구체 노출, 산화제의 플라즈마 노출 동작 포함
- ALD에 의해 제1 스페이서 층 위에 제2 스페이서 증착 인스트럭션 - 실리콘 함유 전구체 노출, 산화제의 플라즈마 노출, 제1 산화 조건과 상이한 조건에서 진행
- 스페이서 형성을 위해 패터닝된 코어 재료를 에칭하기 위한 인스트럭션 - 복수의 SiO2 스페이서들은 타깃 층의 마스크로서 역할 (serve)
- 21: 제2 산화 조건 - (1) 산화 시간, (2) RF 전력, (3) 기판 온도 / 하나 이상이 제1 산화 조건과 상이함
- 22: 복수의 SiO2 스페이서들 각각의 상부 부분은 경사를 갖고, 상기 경사는 각 산화 조건에 적어도 부분적으로 종속
발명의 설명
기술분야
특허 명세서에 써있는 내용 그대로 옮겨보겠다.
“본 개시는 일반적으로 반도체 디바이스들의 제조시 다중 패터닝 프로세스들 (multiple patterning processes)에 관한 것이고, 보다 구체적으로 다중 패터닝 프로세스들의 원자층 증착 (atomic layer deposition)을 사용한 스페이서들 및 마스크들의 프로파일 제어에 관한 것이다.”
배경기술
이 특허는 배경기술이 세 문장으로 끝난다. 193nm 액침 리소그래피 기법 같은것에 기초해서 피처 사이즈의 크기 조절이 가능한 다중 패터닝 기법에 대해 말하고 있다. 자가 정렬된 더블 패터닝이 다중 패터닝 기법의 한 예라고 하는데 자가 정렬이란 개념이 중요한게 아닐까 추측해본다.
발명의 내용
발명의 내용에 나와있는 것들은 청구항 내용을 말로 풀어서 설명해놓은 것에 가까워보인다. 복수의 스페이서들의 경사를 제어하기 위한 방법과 관련되어 있다는게 중요 포인트 같다.
도면의 간단한 설명
도면1
도면1은 장비의 개략도를 보여준다. RF 전력공급부 두 개가 각각 매칭 회로에 연결되어있고, 매칭 회로는 다시 제어기에 연결되어있다. 120번 RF 전력공급부는 척에 연결되어있고, 121 RF 전력공급부는 챔버 상부 코일과 연결되어있다. 동작 시나리오가 어떻게 되는진 모르겠는데 챔버 안에서 상하부로 RF 전력공급부가 연결되에 챔버 내에 플라즈마를 생성하는 방식이 아닐가 추측해본다.
도면2
도면2는 스페이서가 형성되는 과정을 단계별 개략도로 설명하고 있다.
a. 패터닝된 코어 b. 제1 컨포멀 막 증착 c. 제1 스페이서 형성을 위한 에칭 d. 패터닝된 코어 에칭 - 제1 스페이서만 남기며 선택적으로 에칭 e. 패터닝된 제1층 형성을 위한 에칭 - 제1층 선택적 제거 f. 제1 스페이서 에칭 - 패터닝된 제1층만 남길 수 있도록 선택적 제거 g. 패터닝된 제1층 (제2 코어재료) 위에 제2 컨포멀 막 증착 h. 제2 스페이서 형성을 위한 에칭 i. 패터닝된 제1층 에칭 - 독립형 제2 스페이서만 남기며 선택적으로 에칭
도면3
도면3은 ALD 싸이클에 대한 타이밍 시퀀스를 순차적으로 도시하고 있다. 실리콘 전구체의 공급, 산화물질 공급, 플라즈마 노출 순서에 대해서 파악할 수 있다. 실리콘 전구체가 공급된 후에 퍼지 페이즈 시작과 함께 산화물질이 공급되고, 산화물질 공급은 플라즈마 노출과 싸이클의 마지막 퍼지 때까지 계속 공급된다. 내가 기억하고 있는 일반적인 ALD 시퀀스는 공급-퍼지-공급-퍼지가 한 사이클이었는데, 두 번째 공급 타이밍이 퍼지 전 영역에 걸쳐서 동시에 일어나는 시퀀스도 가능할 수 있구나 하는 생각이 들었다. 연구실에서 쓰는 장비랑 상업용 장비의 차이나 공정 속도, 반응기 디자인 등의 차이에서 기인하거나 공정 특성 때문에 그런건지도 모르겠다.
도면4
도면4는, (a) 제1 증착 조건, (b) 제2 증착 조건으로 나눠서 타이밍 시퀀스를 도시하고 있다. (b) 제2 증착 조건의 경우, 플라즈마 노출 페이즈의 intensity와 time scale이 (a) 제1 증착 조건보다 크게 도시한 것을 알 수 있다. 아마도 플라즈마 공급 조건을 이용해서 막질을 다르게 만드는 게 아닐까 싶다. 둘 다 에칭 과정을 거치면서 제1 스페이서는 완전히 제거가 되고, 제2 스페이서는 기판에 최종적으로 남아있는것을 볼 수 있는데, 플라즈마의 intensity가 막질의 밀도나 결정성 같은 것에 영향을 주어 에칭 rate를 다르게 만드는 역할을 하는게 아닐까 추측해본다. intensity가 작을수록 막질이 사대적으로 less dense 하기 때문에 에칭 속도가 더 빠르다거나 하는 그런 차이 말이다.
도면5
ALD 및 에칭에 의한 스페이서 형성에 대한 흐름도를 간단한 예시로 표현하고 있다. 도면5는 도면6a/d, 도면7a/d, 도면8a/d를 참조하여 기술된다고 나와있다. 명세서의 도면들을 유기적으로 연결지어 볼 필요가 있어보인다.
도면6~8
도면6~8은 산화 시간과 RF 전력 조건에 따라 증착된 스페이서에서 발생하는 응력이 달라지는 것을 이용하여 스페이서의 기울기를 조절하는 방법에 대해 도시하고 있다. 산화 조건은 청구항에서 정리된 범위에서 정해진다. 산화 조건에 따른 증착 박막의 응력 변화에 대해서는 솔직히 잘 모르겠다. 어떤 식으로 영향을 줄지 어렴풋한 느낌은 있지만 자세한 내용 파악을 위해서는 좀 더 공부를 해봐야 할 것 같다. 이 내용도 아무래도 증착 박막의 밀도차에 의한 응력 변화가 원인은 아닐까?
| 산화 시간 | RF 전력 전달 | 기판 온도 | 비고 | |
|---|---|---|---|---|
| 도면6, 많은 양의 압축 응력 | short | low | low | |
| 도면7, 적은 양의 압축 응력 | long | high | high | |
| 도면8, 중간 양의 압축 응력 | optimum | optimum | optimum | ex) ~1.5s / ~2500W / ~60℃ |
도면9
도면9는 스페이서 형성을 위한 방법의 다양한 동작들을 나타내는 프로세스 흐름도이다. 도면5가 좀 더 세분화된 흐름도인 것 같다.
| 사이클 | 내용 |
|---|---|
| M 사이클 | M: 정수 코어 재료의 후속 소비 제한 저 RF 전력, 짧은 플라즈마 지속 시간 SiO2의 소프트 랜딩 (soft landing)을 생성 |
| X 사이클 | X: ~10 내지 ~100의 정수 제1 두께의 SiO2 스페이서 층을 패터닝된 코어 재료 위에 증착 제1 산화 조건은 증착 동안 시간에 따라 변화 가능 제1 산화 조건으로 스페이서 에칭 및 패터닝된 코어 제거에 이어 발생되는 스페이서 경사를 부분적으로 결정 가능 |
| Y 사이클 | Y: ~10 내지 ~100의 정수 제2 두께의 SiO2 스페이서 층을 제1 두께 위에 증착 제2 산화 조건은 증착 동안 시간에 따라 변화 가능 제2 산화 조건으로 스페이서 에칭 및 패터닝된 코어 제거에 이어 발생되는 스페이서 경사를 부분적으로 결정 가능 |
| N 사이클 | N: 정수 제2 두께 위에 부가적인 SiO2 스페이서 층을 증착하기 위해 선택 가능하게 수행될 수 있다 에칭 단계에서 의도치 않은 스페이서 층의 과도한 소비를 제한 |
도면10, 11
도면10과 11은 스페이서의 기울기가 어떻게 달라지는지 단면 이미지를 통해 보여주고 있다. HR-TEM으로 찍었으려나? FE-SEM인가? 모르겠다.
읽고난 후 메모
멀티 패터닝은 패턴의 밀도를 높이기 위해 사용되는 기술로 알고있었다. 아마도 이 특허는 ALD를 사용하는 자가 정렬 패터닝 (Self-aligned Patterning) 공법에 대한 직접적인 내용을 담고있는 것 같다. 공정 조건에 따라 패터닝 과정에서 스페이서의 기울기가 어떻게 달라지는지 특허 내용을 통해 보여주는 것 같다. 패턴이 최대한 잘 정렬되어서 주변에 간섭을 일으킨다거나 하면 소자의 품질이 떨어질테니 정렬 조건을 유지하기 위해서 공정 조건을 어떤 식으로 가져가야 하는지 청구항 범위로 잡아둔 것 같다. 아마도 음의 기울기, 양의 기울기로 설명하는 내용이 정렬한 패턴의 품질에 대해서 설명하는 내용이 아닐까 싶다.
공정이나 장비 관련된 특허들은 모듈처럼 구성된 것 같다. 특정 기능이나 조건, 부품의 종류 같은걸로 부분들을 묶어서 특허로 잡고, 그 특허들이 모이면 전체 공정이나 장비가 되는 그런 형태가 아닐까 싶다. 특정 공정이나 장비에 대해서 보려면 봐야할 특허가 꽤나 많아질 것 같다. ALD 특허여도 이것처럼 패터닝 공정에 대한 내용이 따로 있고, 절연막이나 금속막 형성에 대한 특허도 따로 있을 것 같다. 노즐 헤드에 대한 특허, RF 제너레이터에 대한 특허, 챔버 디자인에 대한 특허 등등 세분화해서 나와있을 것 같은데, 반도체 업계에선 특허망을 어떤 식으로 구축하는지 잘 모르겠어서 감이 안온다. 일단 오늘은 여기까지.
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